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你好，
是否有可能在ILA内核中将采样时钟边沿从上升变为下降？ 如果有，怎么样？ 以上来自于谷歌翻译 以下为原文 Hello, is it possible to change the sampling clock edge from rising to falling in a ILA core? if yes, how? 
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12个回答
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现在我发现的唯一解决方案是在设计中反转该时钟（clk_inverted 以下为原文 Right now the only solution that I found is to invert that clock inside the design (clk_inverted<= not clk) and to use "if rising_edge(clk_inverted)"...but there must be a simpler solution.. |
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您好，不完全是您的问题的答案，但我很好奇您为什么要这样做？
www.xilinx.com 以上来自于谷歌翻译 以下为原文 Hello, Not exactly an answer to your question, but I'm curious why you would want to do that?www.xilinx.com |
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因为在我的设计中，我使用时钟的下降沿来采样外部生成的一些数据（在同一时钟的上升沿）。
这是我必须满足的项目要求。 要做到这一点，使用指令“if falling_edge（clk）”与反转时钟并使用“if rising_edge（clk_inverted）”相比更为简单。 但是如果我使用“if falling_edge（clk）”那么我就没有任何选择来选择ILA上的时钟下降沿。 以上来自于谷歌翻译 以下为原文 Because in my design I am using the falling edge of a clock to sample some data generated externally (on the rising edge of the same clock). This is a project requirement that I have to fullfill. To do this it is simpler to use the directive "if falling_edge(clk) " compared to inverting the clock and use "if rising_edge(clk_inverted)". But if I use "if falling_edge(clk) " then I do not have any options to select the falling edge of the clock on the ILA. |
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啊，我明白了。
如果您刚刚定义了clk_inverted并选择它作为ILA的时钟并且仍然在逻辑的其余部分使用falling_edge（clk），该怎么办？ www.xilinx.com 以上来自于谷歌翻译 以下为原文 Ah I see. What if you just defined clk_inverted and selected it as the clock for the ILA and still use falling_edge(clk) in the rest of your logic? www.xilinx.com |
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在这种情况下，您是不是在它们之间使用逆变器在“clk_inverted”和“clk”之间引入了潜在的危险延迟？
对于我的设计和ILA，我会觉得使用“clk_inverted”更安全。 以上来自于谷歌翻译 以下为原文 Aren't you, in this case, introducing a potentially dangerous delay between "clk_inverted" and "clk" using an inverter between them? I would feel safer using "clk_inverted" for both my design and the ILA. |
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嗨@ alefer85，
您可以尝试使用DCM或MMCM以及180度的相移。 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ 以上来自于谷歌翻译 以下为原文 Hi @alefer85, You can try using DCM or MMCM and a phase shift of 180 degree. Thanks, Arpan ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
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实际上，为了调试这样的时序关键外部接口 - 我建议使用IOB内的适当逻辑正确设计功能捕获电路 - 即在那里正确捕获信号。
然后，在FPGA内部重新采样信号，以便由ILA进行捕获以进行调试。 如果您试图通过使用ILA直接捕获外部信号来调试时序关键接口 - 那么您将遇到大量的时序问题。 这种类型的工作是扔掉的 - 它不会为你的最终设计重复使用。 问候， 标记 以上来自于谷歌翻译 以下为原文 Actually, for debugging an timing critical external interface such as this - I'd recommend correctly designing the functional capture circuit using the appropriate logic within the IOB - i.e. capture the signal correctly there. THEN, resample the signal internally in the FPGA for capture by an ILA for debug. If you're trying to debug a timing-critical interface by directly capturing the external signals with an ILA - you're going to run into loads of timing trouble. And this type of work is throw away - it won't be reusable for your end design. Regards, Mark |
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是的，我同意你的标记，这就是为什么我更愿意直接用IOB中的外部时钟采样数据（使用“if falling_edge（clk）”），然后可以选择时钟边沿“下降”。
ILA对FF的输出进行采样......但遗憾的是，从我所看到的情况来看，似乎没有实现此功能。 以上来自于谷歌翻译 以下为原文 Yes, I agree with you markcurry, that's why I would prefer to sample the data directly with the external clock in the IOB (using "if falling_edge(clk)") and then have the possibility to select the clock edge "falling" in the ILA to sample the output of the FF... but unfortunately from what I've seen, it seems this functionality is not implemented. |
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嗨@ alefer85，
是否有任何具体原因不使用MMCM对数据进行采样并将时钟反转为ILA以捕获数据？ 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ 以上来自于谷歌翻译 以下为原文 Hi @alefer85, Is there any specific reason behind not using MMCM to sample the data and inverted clock to ILA to capture the data? Thanks, Arpan ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
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我想在ILA实例化之前，只需将逆变器固定在时钟线上就足够了。
这将是正确的逻辑时间，并警告你任何问题..我敢打赌，综合将建立必要的逻辑就好了。 你试过吗？ *编辑*我刚检查了最近的一个CLB用户指南 - 是的，时钟反转在FPGA片逻辑中仍然是“免费的”，因此在ILA实例化之前添加逆变器是最简单的解决方案，恕我直言 - 标记 以上来自于谷歌翻译 以下为原文 I'd think just sticking the inverter on the clock line before the ILA instatiation would be easiest and sufficient. It'll time the logic correctly, and warn you of any problems.. I'd bet the synthesis would build the necessary logic just fine. Have you tried it? *edit* I just checked one of the recent CLB user's guide - yep, clock inversions are still "free" within the FPGA slice logic, so adding the inverter before the ILA instantiation is the easiest solution, IMHO --Mark |
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@arpansur：我不想为此目的浪费MMCM。
如果您没有用完MMCC资源，那当然是一个很好的解决方案。 谢谢。 以上来自于谷歌翻译 以下为原文 @arpansur : Simply I'd prefer not to waste an MMCM for this purpose. If you are not running out of MMCC resources, it is of course a good solution. Thanks. |
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@markcurry：感谢您的详细解释，我同意您的意见，这可以是一个简单的解决方案，资源使用最少。
但最简单的解决方案是直接使用ILA的时钟上升沿。 如果有时间问题，Vivado会检查我们。 以上来自于谷歌翻译 以下为原文 @markcurry : thanks for the detailed explanation, I agree with you that this can be an easy solution with minimum resources usage. But the simplest solution would be to use directly the rising edge of the clock for the ILA. Vivado will then check for us if there are timing issues. |
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