完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
大家好，
我正在做一个项目，要求我在verilog中实现一个相当大的LUT。 我想在matlab中生成值，然后使用.csv或类似文件将它们导入到verilog中，而不是直接将它们全部输入。 有没有人对如何做到这一点有任何建议？ 谢谢 以上来自于谷歌翻译 以下为原文 Hello all, I am doing a project that requires me to implement a fairly large LUT in verilog. I'd like to generate the values in MATLAB and then import them into the verilog with a .csv or similar file, rather than just typing them all in by hand. Does anyone have any advice as to how to do this? Thanks 
0
|
|
相关推荐
5个回答
|
|
|
谢谢
有趣， 我是否理解LUT你的意思是RAM块， 并使用它们作为查找表来进行失真， 您可以使用外部文件直接加载RAM 这可能会给你一些指示， https://forums.xilinx.com/t5/Spartan-Family-FPGAs/Initializing-Block-RAM-with-External-Data-File/td-p/229193 外部加载RAMS在PicoBlaze项目中经常使用，允许人们更改RAM中的代码而无需完全重新编译FPGA， 玩得开心，让我们知道它是怎么回事， 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Thank you interesting, Do I understand then by LUT your meaning the RAM blocks, and your using them as a Look Up Table to do the distortion , You can use an external file to load RAMs directly this might give you a few pointers, https://forums.xilinx.com/t5/Spartan-Family-FPGAs/Initializing-Block-RAM-with-External-Data-File/td-p/229193 Loading RAMS externally is used a lot in the PicoBlaze project, allows one to change the code in the ram without having to re compile the FPGA completely, Have fun and let us know how it goes, View solution in original post |
|
|
|
|
|
嗨，
实现此目的的一种方法如下：不使用LUT值生成CSV，您可以生成Verilog文件。 像这样的东西： 初始开始：my_lut_vals lut_val [0] ='h11223344 lut_val [1] ='h55667788 ... 结束 然后将该文件包含在实例化LUT的位置。 reg [31：0] lut_vals [1：N];`include“my_lut_vals.vh” 谢谢， 叶夫根 以上来自于谷歌翻译 以下为原文 Hi, One way to implement this is as follows. Instead of generating CSV with the LUT values, you can generate Verilog file. Something like that: initial begin: my_lut_valslut_val[0] = 'h11223344lut_val[1] = 'h55667788...endThen include that file in place you instantiate the LUT. reg [31:0] lut_vals [1:N]; `include "my_lut_vals.vh"Thanks, Evgeni |
|
|
|
|
|
我可以问，为了您自己的知识，为什么要在MATLAB中实现逻辑值？
以上来自于谷歌翻译 以下为原文 Can I ask , for my own knowledge why you want to implement the logic values in MATLAB ? |
|
|
|
|
|
我正在制作一个驱动程序，我想对数据实现复杂的数字预失真。
我可以使用Matlab生成过滤器等，然后将结果加载到LUT中。 这减轻了执行计算密集型工作的电路的负担。 以上来自于谷歌翻译 以下为原文 I am making a driver, and I want to implement complex digital predistortion to the data. I can use Matlab to generate filters and such and then load the results into a LUT. This takes the burden off of circuitry doing computationally intensive work. |
|
|
|
|
|
谢谢
有趣， 我是否理解LUT你的意思是RAM块， 并使用它们作为查找表来进行失真， 您可以使用外部文件直接加载RAM 这可能会给你一些指示， https://forums.xilinx.com/t5/Spartan-Family-FPGAs/Initializing-Block-RAM-with-External-Data-File/td-p/229193 外部加载RAMS在PicoBlaze项目中经常使用，允许人们更改RAM中的代码而无需完全重新编译FPGA， 玩得开心，让我们知道它是怎么回事， 以上来自于谷歌翻译 以下为原文 Thank you interesting, Do I understand then by LUT your meaning the RAM blocks, and your using them as a Look Up Table to do the distortion , You can use an external file to load RAMs directly this might give you a few pointers, https://forums.xilinx.com/t5/Spartan-Family-FPGAs/Initializing-Block-RAM-with-External-Data-File/td-p/229193 Loading RAMS externally is used a lot in the PicoBlaze project, allows one to change the code in the ram without having to re compile the FPGA completely, Have fun and let us know how it goes, |
|
|
|
|
只有小组成员才能发言，加入小组>>
2361 浏览 7 评论
2780 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2414 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
730浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
524浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
336浏览 1评论
742浏览 0评论
1935浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
4131
评论
淘帖
3421
