在PlanAhead中的一个Slice中发现了LUT6实例的BEL位置的差异怎么解决？

您是否可以提供测试用例？
干杯，
吉姆
干杯，吉姆

None

我忘了提到：
LUT6-INIT设置（在我的代码中：X“0000_0006_0000_0002”）没关系，同样的问题与
很多不同的init值。
jotta

这看起来与此线程中讨论的LUT6_2的问题相同：http：//forums.xilinx.com/xlnx/board/crawl_message？board.id = IMPBD＆amp; message.id = 808
其他信息可以在这个博客中找到。
我修改了你的测试用例（参见***体变化），现在一切看起来都很好（参见FED中的附件快照）。
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.NUMERIC_STD.ALL;库UNISIM;使用UNISIM.vcomponents.all; -----------------------
--------------------------实体root是端口（clock：在std_logic中;输入：在std_logic_vector中（7 downto 0）;输出：out std_logic_vector
（7 downto 0））; end root; ----------------------------------------
---------架构根的根是常数宽度：整数：= 8;
- inbut buffer FFs signal ib_ffd_i：std_logic_vector（width-1 downto 0）;
signal ib_ffd_o：std_logic_vector（width-1 downto 0）;
- LUT测试LUT6s信号lt_lut_i：std_logic_vector（width-1 downto 0）;
信号lt_lut_o5：std_logic_vector（width-1 downto 0）;
信号lt_lut_o6：std_logic_vector（width-1 downto 0）;
- LUT测试FFDs信号lt_ffd_i：std_logic_vector（width-1 downto 0）;
信号lt_ffd_o：std_logic_vector（width-1 downto 0）;
属性LOCK_PINS：string;
属性S：string;
lt_ffd_o的属性S：signal为“TRUE”;
lt_lut_i的属性S：signal为“TRUE”;
begin - 输入缓冲区FFDs ib_ffd_gen：for i in 0 to width-1生成FDRSE_inst：FDRSE通用映射（INIT =>'0'）端口映射（C => clock，CE =>'1'，R =>'0
'，S =>'0'，D => ib_ffd_i（i），Q => ib_ffd_o（i））;
结束生成;
- LUTs lt_lut_gen：for i in 0 to width-1生成LUT6_inst的属性LOCK_PINS：label为“ALL”;
开始LUT6_inst：LUT6_2通用映射（INIT => X“0000_0006_0000_0002”）端口映射（I0 => lt_ffd_o（i），I1 => lt_lut_i（i），I2 =>'0'，I3 =>'0'，I4 =
>'0'，I5 =>'1'，O5 => lt_lut_o5（i），O6 => lt_lut_o6（i））;
结束生成;
- FFDs lt_ffd_gen：for 0 in 0 to width-1生成FDRSE_inst：FDRSE通用映射（INIT =>'0'）端口映射（C =>时钟，CE =>'1'，R =>'0'，S
=>'0'，D => lt_ffd_i（i），Q => lt_ffd_o（i））;
结束生成;
- 连接ib_ffd_i lt_lut_i lt_ffd_i - 输出结束拱;
干杯，吉姆

吉姆，嗨，
只是尝试了成功，谢谢你的时间。
我也试过它没有LOCK_PINS属性，也工作。
我对路由和映射算法一无所知，
但我认为如果没有LOCK_PINS，你可以为PAR提供更多的优化自由，而对于我而言，用户却没有
PAR是否替换了输入引脚（只要他满足我的BEL约束并保持语义不变）。
谢谢，
jotta

我看到的不是这种精确的行为，但是放置指令无法正常运行。
特别是，BEL =“？6LUT”指令似乎对LUT6_2实例没有任何影响。
它适用于LUT6_D或LUT6实例，但不适用于LUT6_2。
LOC指令似乎确实很好用。
软件通过将第一个LUT6_2 I声明放在D6LUT位置，第二个放在C6LUT位置来响应，依此类推，但我没有运行足够的测试用例来查看它是否是通用的。
第二个问题（不相关但两者都影响我）是Spartan 6切片中有8个触发器，但我只能找到其中四个的BEL说明符：FFA，FFB，FFC，FFD。
这些说明符中的每一个似乎在切片的该部分中指定了“触发器”对，并且软件似乎使用它感觉到的任何一个。
如何指定*完全*八个触发器中的任何一个？
我的应用程序支持使用所有八个切片触发器（我对此感到非常高兴），但我需要弄清楚如何获得我需要的放置控件。
最好的祝福，
基普

PS ::我在Verilog工作，我的首选是将所有LOC和BEL说明符放在Verilog中，而不是放在UCF文件中。
基普