完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
当我在XPS中创建自定义AXI外设时,AXI ID(ARID,AWID)在生成的包装器中不可用。 我如何获得这些ID? 谢谢。 以上来自于谷歌翻译 以下为原文 Hi, When I create a custom AXI peripheral in XPS, the AXI IDs (ARID, AWID) are not available in the generated wrapper. How do I get those IDs? Thanks. |
|
相关推荐
3个回答
|
|
嗨,参数“C_S00_AXI_ID_WIDTH”可以在您的自定义IP / HDL的RTL上定义,一旦您在编辑模式下打开IP,您应该在IP自定义参数中看到这一点。希望这有助于.Regards,Achutha
-------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------- 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, The parameter “C_S00_AXI_ID_WIDTH” can be defined on the RTL of your custom IP/HDL and once you open the IP in edit mode you should see this in the IP customization parameters. Hope this helps. Regards, Achutha--------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ----------------------------------------------------------------------------------------View solution in original post |
|
|
|
嗨,参数“C_S00_AXI_ID_WIDTH”可以在您的自定义IP / HDL的RTL上定义,一旦您在编辑模式下打开IP,您应该在IP自定义参数中看到这一点。希望这有助于.Regards,Achutha
-------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- -------------- 以上来自于谷歌翻译 以下为原文 Hi, The parameter “C_S00_AXI_ID_WIDTH” can be defined on the RTL of your custom IP/HDL and once you open the IP in edit mode you should see this in the IP customization parameters. Hope this helps. Regards, Achutha--------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------- |
|
|
|
谢谢。
我看到它可以在添加到项目时进行配置。 以上来自于谷歌翻译 以下为原文 Thanks. I see that it can be configured when adding to a project. |
|
|
|
只有小组成员才能发言,加入小组>>
2413 浏览 7 评论
2820 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3371 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2456 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1029浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
576浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
434浏览 1评论
1998浏览 0评论
721浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-18 13:31 , Processed in 1.637955 second(s), Total 83, Slave 66 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号