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你好，
我正在尝试将Zynq UltraScale +模块连接到AXI互连模块，然后连接到一些AXI Chip2Chip模块。 Chip2Chip块的最大ID_WIDTH为12，但PS-> PL AXI端口的ID_WIDTH为16.我希望AXI Interconnect可以解决这个问题，但似乎没有。 相反，我只是得到这些错误： 错误：[IP_Flow 19-3458] BD Cell'axi_chip2chip_0'的参数'ID Width（C_AXI_ID_WIDTH）'的验证失败。 值'16'超出范围（0,12） 信息：[IP_Flow 19-3438]在'axi_chip2chip_0'上找到自定义错误。 恢复到以前的有效配置。 错误：[Common 17-39]'set_property'因早期错误而失败。 错误：[BD 41-1273]运行传播TCL过程出错：ERROR：[Common 17-39]'set_property'由于早期错误而失败。 :: xilinx.com_ip_axi_chip2chip_4.2 ::传播第81行 这个问题有解决方案吗？ 谢谢！ 
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磕碰
我在ZCU102上遇到与M_AXI_HPM1_FPD + AXI互连+ DDR4相同的问题 我通过在DDR4前面放置一个AXI Cache IP解决了这个问题，巧合地解决了这个问题。 但这是一个巧合的黑客。 vitorian.com ---我们这样做很有趣。 总是给予赞誉。 如果您的问题得到解答，请接受解决方案。我不会回复个人信息 - 请改用论坛。 |
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