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有时在Vivado中使用块设计并在外部使用块接口时，我会获得比我使用的端口更多的端口。
例如，来自Zynq PS块的GMII接口（通过EMIO）具有TX_ER信号，我的HW不使用该信号，并且当我仅在HW上使用4位MII时，tx_data总线是8位长。 如果我将这些端口保持未连接状态（灰色），则在运行实现后会将它们分配给封装引脚。端口是否以与“所需”引脚相同的方式连接到封装引脚？ 处理这个问题的正确或推荐途径是什么？ 
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从用户指南的约束：
“要从设计中修剪任何未使用的端口，请删除相关的约束.Translate（NGDBuild）阶段修剪这些未使用的引脚。在此示例中，有六个顶级端口。目前仅使用三个（clk，A，C）。 在其余三个端口中：•B被保留，因为它具有位置（LOC）约束。•D被保留，因为它具有输入输出标准（IOSTANDARD）约束。•E被修剪，因为它完全未被使用且不受约束。 删除任何引用该端口的约束，它将被修剪.... Austin Lesea主要工程师Xilinx San Jose |
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如果其他人遇到同样的问题，请在此处查看我的解决方案：
https://forums.xilinx.com/t5/Implementation/Leave-top-level-ports-unplaced/m-p/765373/highlight/true#M17855 |
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