AD9361 BBPLL锁定的时钟和DATA_CLK的关系是什么

我现在用FPGA调试AD9361，FPGA输出40MHz时钟作为AD9361demo板的时钟输入，寄存器配置如下：
// REFCLK_IN: 40.000 MHz
SPIWrite 009,17 // Enable Clocks
WAIT 20 // waits 20 ms
SPIWrite 045,00 // Set BBPLL reflclk scale to REFCLK /1
SPIWrite 046,06 // Set BBPLL Loop Filter Charge Pump current
SPIWrite 048,E8 // Set BBPLL Loop Filter C1, R1
SPIWrite 049,5B // Set BBPLL Loop Filter R2, C2, C1
SPIWrite 04A,35 // Set BBPLL Loop Filter C3,R2
SPIWrite 04B,E0 // Allow calibration to occur and set cal count to 1024 for max accuracy
SPIWrite 04E,10 // Set calibration clock to REFCLK/4 for more accuracy
SPIWrite 043,00 // BBPLL Freq Word (Fractional[7:0])
SPIWrite 042,00 // BBPLL Freq Word (Fractional[15:8])
SPIWrite 041,00 // BBPLL Freq Word (Fractional[23:16])
SPIWrite 044,28 // BBPLL Freq Word (Integer[7:0])
SPIWrite 03F,05 // Start BBPLL Calibration
SPIWrite 03F,01 // Clear BBPLL start calibration bit
SPIWrite 04C,86 // Increase BBPLL KV and phase margin
SPIWrite 04D,01 // Increase BBPLL KV and phase margin
SPIWrite 04D,05 // Increase BBPLL KV and phase margin
WAIT_CALDONE BBPLL,2000 // Wait for BBPLL to lock, Timeout 2sec, Max BBPLL VCO Cal Time: 576.000 us (Done when 0x05E[7]==1)
SPIRead 05E // Check BBPLL locked status  (0x05E[7]==1 is locked).
寄存器写完后，读0x05E[7]==0，意味着未锁定。但是我通过频谱仪看data_clk的信号，会出现一个14MHz的信号，强度为4dbm左右。搞不懂，这是为什么？寄存器的写入顺序是从论坛中找到的。
我想问一下，data_clk应该是AD输出数据经过各种滤波器后的数据率吧