[问答]

AD9361 DATA_CLK的相位噪声比较大，请问是什么导致的？

问答对人有帮助，内容完整，我也想知道答案 0 我们用AD9361进行TX测试时，发现DATA_CLK出现了比较大的相位噪声。接口电平使用的是CMOS模式，接口速率为SDR，端口模式为DUAL PORT，采样率设为40MHz。校准流程已经走通，但是测试时发现数据采样出现问题，导致发射基带数据错误。最后量了下DATA_CLK发现有比较大的相位噪声，示波器抓取的图片如下：随后对这个问题进行debug，发现在不做DC和TX quadrature校准的话，输出的40MHz时钟是稳定的，如下图。但假如把校准全部做完就会出现上面问题（校准流程是全部完成的，校准状态机最后状态是calibration Done）。另外还有一个现象：校准走完之后，使用PIN MODE控制ENSM状态机，TXNRX为高后，ENABLE拉高，ENSM无法跳到TX状态，一直维持ALERT状态（不知这个现象和DATA_CLK不稳定是否有关系）。想问一下这个问题是什么导致的，如何解决？附件 AD9361-20MData-REF40MHZ_2412_TDD_Mode_CUSTOM_0728_SinglePort_01.txt.zip8.0 KB 0
2018-8-9 06:54:30　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答 h1654155957.9852 该类别下有 19 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答举报刘慧相关推荐 • AD9361 data_clk始终存在相位噪声,请问一下这个问题是什么导致的？ 4615 • 请问AD9361的DATA_CLK和ADC COLCK RATE的关系是什么？ 5155 • 请问如果用AD9361制作发射机引脚CTRL，GPO，TX_MON，FB_CLK，DATA_CLK是不是就不用接？ 2755 • 请问AD9361差分传输模式配置DATA_CLK锁定不了是什么原因？ 2041 • AD9361的时钟问题 9789 • 请问AD9361正常工作需要DDR3吗？ 1963 • AD9361 BBPLL锁定的时钟和DATA_CLK的关系是什么 7107 • 请问有AD9361的ADC和DAC这部分的资料吗 2738 • AD9361无发射信号 3271 • AD9361接收时AD采样数据不对 5804 1个回答

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2018-8-9 07:11:08 评论举报顾天天