Ise 14.1无法在我需要的频率中合成MCB

您好我正在使用Spartan6 16xt并尝试实现使用MCB的100mhz设计。
我的MIG DDR实例化附在下面，当我尝试使用ISE合成设计时，我得到以下错误：
错误：PhysDesignRules：2449  -  VCO工作频率的计算值
计算PLL_ADV实例的MEM_DDR / memc1_infrastructure_inst / u_pll_adv
为100.000000 MHz。
这低于PLL VCO的工作范围
该设备的频率为400.000000  -  1000.000000 MHz。
请调整
输入频率CLKINx_PERIOD，乘法因子CLKFBOUT_MULT
或分频因子DIVCLK_DIVIDE，以实现VCO频率
在此设备的额定工作范围内。
要通过转到文件夹/ip/user_design/rtl/ddr.vhd并在CLKBOUT_MULT中将常量值从4修改为16来解决此问题
常数C1_CLKOUT0_DIVIDE：整数：= 2;
常数C1_CLKOUT1_DIVIDE：整数：= 2;
常数C1_CLKOUT2_DIVIDE：整数：= 16;
常数C1_CLKOUT3_DIVIDE：整数：= 8;
- 常数C1_CLKFBOUT_MULT：整数：= 4;
常量C1_CLKFBOUT_MULT：整数：= 16;
常数C1_DIVCLK_DIVIDE：整数：= 1;
这个解决方案好吗？
当我在改变之后进行合成时，我看到我的设计中与MCB相关的时序问题
异步控制信号信息：
----------------------------------------
本设计中没有发现异步控制信号
时间摘要：
---------------
速度等级：-2
最短时间：13.584ns（最高频率：73.616MHz）
时钟前的最小输入到达时间：8.640ns
时钟后最大输出所需时间：8.599ns
最大组合路径延迟：3.743ns
我看到了详细的静态计时报告，我看到了这一点
时序约束：TS_MEM_DDR_memc1_infrastructure_inst_mcb_drp_clk_bufg_in = PERIOD tiMEGRP“MEM_DDR_memc1_infrastructure_inst_mcb_drp_clk_bufg_in”TS_clkpin_ddr / 2 HIGH 50％;
有关更多信息，请参阅“时序收敛用户指南”（UG612）中的“时段分析”。
分析了11960个路径，分析了1046个端点，1个端点失败
检测到1个定时错误。
（1个设置错误，0个保持错误，0个组件切换限制错误）
最短期限为23.800ns。
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终点路径MEM_DDR / memc1_wrapper_inst / memc1_mcb_raw_wrapper_inst / gen_term_calib.mcb_soft_calibration_top_inst / mcb_soft_calibration_inst / SELFREFRESH_MCB_MODE_R1（SLICE_X37Y48.AX），1路径
--------------------------------------------------
------------------------------
Slack（设置路径）： -  0.475ns（要求 - （数据路径 - 时钟路径偏差+不确定性））
来源：MEM_DDR / memc1_wrapper_inst / memc1_mcb_raw_wrapper_inst / samc_0（CPU）
目的地：MEM_DDR / memc1_wrapper_inst / memc1_mcb_raw_wrapper_inst / gen_term_calib.mcb_soft_calibration_top_inst / mcb_soft_calibration_inst / SELFREFRESH_MCB_MODE_R1（FF）
要求：2.500ns
数据路径延迟：1.738ns（逻辑电平= 0）
时钟路径偏差：-0.944ns（1.514  -  2.458）
源时钟：MEM_DDR / c1_sysclk_2x_180上升至17.500ns
目标时钟：MEM_DDR / c1_mcb_drp_clk上升到20.000ns
时钟不确定度：0.293ns
不确定如何分析它是否可以..有人可以帮我一把吗？
有时我从DDR中得到错误的值，我认为这与我的计时问题有关
ddr.xco 2 KB



以下为原文

Hello i am using a Spartan6 16xt and trying to implement a 100mhz design that is using the MCB.
My MIG DDR instantiation is attached below, when i try to synthetesize the design with ISE i get the following error:

ERROR:PhysDesignRules:2449 - The computed value for the VCO operating frequency   of PLL_ADV instance MEM_DDR/memc1_infrastructure_inst/u_pll_adv is calculated   to be 100.000000 MHz. This falls below the operating range of the PLL VCO   frequency for this device of 400.000000 - 1000.000000 MHz. Please adjust   either the input frequency CLKINx_PERIOD, multiplication factor CLKFBOUT_MULT   or the division factor DIVCLK_DIVIDE, in order to achieve a VCO frequency   within the rated operating range for this device.  To fix this by going to the folder /ip/user_design/rtl/ddr.vhd and modifying the constant value from 4 to 16 in CLKBOUT_MULT
constant C1_CLKOUT0_DIVIDE       : integer := 2;    constant C1_CLKOUT1_DIVIDE       : integer := 2;    constant C1_CLKOUT2_DIVIDE       : integer := 16;    constant C1_CLKOUT3_DIVIDE       : integer := 8;    -- constant C1_CLKFBOUT_MULT        : integer := 4;    constant C1_CLKFBOUT_MULT        : integer := 16;    constant C1_DIVCLK_DIVIDE        : integer := 1;  Is this solution ok?

When i attemplt to synthesize after my change i see timing problems in my design related to the MCB

Asynchronous Control Signals Information:----------------------------------------No asynchronous control signals found in this designTiming Summary:---------------Speed Grade: -2   Minimum period: 13.584ns (Maximum Frequency: 73.616MHz)   Minimum input arrival time before clock: 8.640ns   Maximum output required time after clock: 8.599ns   Maximum combinational path delay: 3.743ns I saw the detailed static timing report and i saw this

Timing constraint: TS_MEM_DDR_memc1_infrastructure_inst_mcb_drp_clk_bufg_in = PERIOD TIMEGRP         "MEM_DDR_memc1_infrastructure_inst_mcb_drp_clk_bufg_in" TS_clkpin_ddr         / 2 HIGH 50%;  For more information, see Period Analysis in the Timing Closure User Guide (UG612).   11960 paths analyzed, 1046 endpoints analyzed, 1 failing endpoint   1 timing error detected. (1 setup error, 0 hold errors, 0 component switching limit errors)   Minimum period is  23.800ns.  --------------------------------------------------------------------------------    Paths for end point MEM_DDR/memc1_wrapper_inst/memc1_mcb_raw_wrapper_inst/gen_term_calib.mcb_soft_calibration_top_inst/mcb_soft_calibration_inst/SELFREFRESH_MCB_MODE_R1 (SLICE_X37Y48.AX), 1 path  --------------------------------------------------------------------------------  Slack (setup path):     -0.475ns (requirement - (data path - clock path skew + uncertainty))    Source:               MEM_DDR/memc1_wrapper_inst/memc1_mcb_raw_wrapper_inst/samc_0 (CPU)    Destination:          MEM_DDR/memc1_wrapper_inst/memc1_mcb_raw_wrapper_inst/gen_term_calib.mcb_soft_calibration_top_inst/mcb_soft_calibration_inst/SELFREFRESH_MCB_MODE_R1 (FF)    Requirement:          2.500ns    Data Path Delay:      1.738ns (Levels of Logic = 0)    Clock Path Skew:      -0.944ns (1.514 - 2.458)    Source Clock:         MEM_DDR/c1_sysclk_2x_180 rising at 17.500ns    Destination Clock:    MEM_DDR/c1_mcb_drp_clk rising at 20.000ns    Clock Uncertainty:    0.293ns  not sure on how to analyse it of is it's ok.. Can someone give me a hand? Sometimes i get wrong values out of the DDR and i think it's related to my timing problems
            ddr.xco ‏2 KB