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嗨,大家好,
我正在研究一种生成数据包排序硬件管道的算法。 我已经在一个包中实现了一些功能来进行计算...... 在测试平台中,它们都按预期工作并返回正确的结果,但是将它们实现到硬件中并且我得到了数组错误等。我无法确定错误,因为它在生成语句中,控制台只是说X行而没有关于当前索引的任何信息 等等 因此,是否有某种编译指示允许我在控制台上打印消息,例如索引,合成期间的函数结果,以便我可以看到在每个索引的基础上生成了什么输出? 在此先感谢哦,圣诞快乐。 问候, 约翰 以上来自于谷歌翻译 以下为原文 Hi Everyone, Im working on an algorithm that generates a packet sorting hardware pipeline. Ive implemented some functions in a package to do the calculating... in a testbench they all work as intended and return correct results, however implement them into hardware and I get array errors etc. I cant pinpoint the error because its in a generate statement, the console merely says line X without any infromation regarding the current index etc. Thus, is there a pragma of some sort that will allow me to print messages to the console such as indexes, function results during synthesis so that I can see what output has been generated on a per index basis? Thanks in advance, oh and merry christmas. Regards, John |
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3个回答
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我假设您正在使用VHDL进行设计,因为您提到了“包”这个词。
我一般 使用Verilog,它有一个$ display系统调用对这些问题很有用。 重点是VHDL可能 具有一些等效的显示功能,合成器应该在日志中打印输出 你可以在抛出错误之前看到它有多远。 - Gabor - Gabor 以上来自于谷歌翻译 以下为原文 I'm assuming you're designing in VHDL because you mentioned the word "package." I generally use Verilog, which has a $display system call useful for such issues. The point is that VHDL probably has some equivalent display function and the synthesizer should print the output within the log so you can see how far it got before throwing the error. -- Gabor -- Gabor |
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你试过VHDL的ASSERT语句吗?
http://www.nt-nv.fh-koeln.de/Labor/VhdlEnglish/Kap5/k54.html 以上来自于谷歌翻译 以下为原文 Have you tried VHDL's ASSERT statement? http://www.nt-nv.fh-koeln.de/Labor/VhdlEnglish/Kap5/k54.html |
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只有小组成员才能发言,加入小组>>
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