在xilinx上遇到累加器加法器输出S结果不确定

您应该查看ProjNav语言模板中的可综合计数器示例。
您也可以考虑使用数字_std代替 - 这不是您的问题，但在某些原因上阅读其中的一些资源（comp.arch.fpga是一个好的开始）可能会很好。
BT



以下为原文



You may also think about using numeric_std instead - that isn't your problem here but it may be good to read some of the resources out there (comp.arch.fpga is a good start) on some of the reasons.
  

bt 
 

感谢您的帮助，timpe和gszakacs。
我根据模板重新编写代码：
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.NUMERIC_STD.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;实体suma_con_regD是端口（A：在STD_LOGIC_VECTOR（19 downto 0）; clock：在STD_LOGIC; reset：在STD_LOGIC; S
：inout STD_LOGIC_VECTOR（19 downto 0））; end suma_con_regD;体系结构suma_con_regD的comportamiento i***eginprocess（clock）如果clock ='1'则开始，clock'event然后如果reset ='1'则s'0'）;
否则S结束;
结束如果;结束过程;结束Comportamiento;
这个解决方案更好吗？



以下为原文

Thanks for your help, timpe and gszakacs.
 
I re-write the code based on template:
 
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity suma_con_regD is
    Port ( A : in  STD_LOGIC_VECTOR (19 downto 0);
           clock : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           S : inout  STD_LOGIC_VECTOR (19 downto 0));
end suma_con_regD;

architecture Comportamiento of suma_con_regD is
begin

process (clock)
begin
   if clock='1' and clock'event then
      if reset='1' then
         S <= (others => '0');
      else
         S <= S + A;
      end if;
   end if;
end process;


end Comportamiento;
 
Is this solution better?

敏感性列表的概念是每次进程都被“调用”
列表中的项目更改状态。
对于您修改过程，唯一的项目
实际上导致动作的列表是时钟，由于时钟的事件
在“if”声明中。
在原始流程中，还有其他任务
当时钟没有切换时发生的事情。
问题是
合成器无法弄清楚如何构建实现的逻辑
这种行为。
在写入的新过程中，添加更多信号
灵敏度列表不会改变行为，除了增加模拟
时间由于不必要的“调用”过程。
然而，对于合成而言
只是混淆合成器，它使用“模板”来查找顺序
它知道如何实现的逻辑类型，如D触发器。
新的
过程适合具有同步复位的D触发器模板。
至于删除你的“tmp”网并在计时过程中直接分配S，
这不是我想做的方式（除非我在可以接受的地方写Verilog）
使用输出端口的反馈）。
我通常会将端口作为输入或
输出而不是输出。
这使得连接性更加明显
通过错误推断的“双向”避免不必要的合成问题
信号或“内部三态”。
问候，
的Gabor
-  Gabor



以下为原文

The idea of a sensitivity list is that the process gets "called" every time any
items in the list change state.  For your revised process, the only item in the
list that actually causes action is the clock, due to the clock'event term
in the "if" statement.  In the original process, there were other assignments
that happened when the clock did not toggle.  The problem with that is
that the synthesizer cannot figure out how to build logic that implements
this behavior.  In the new process as written, adding more signals to the
sensitivity list would not change the behavior, except to increase simulation
time due to unnecessary "calls" to the process.  For synthesis, however it
just confuses the synthesizer, which uses "templates" to find sequential
logic types that it knows how to implement, like D flip-flops.  The new
process fits a D flip-flop template with synchonous reset.
 
As for removing your "tmp" net and assigning S directly in the clocked process,
it's not the way I would do it (unless I was writing Verilog where it is acceptable
to use feedback from output ports).  I would generally leave the ports as input or
output and not inout.  This makes the connectivity more apparent and also
avoids unnecessary synthesis problems with incorrectly inferred "bidirectional"
signals or "internal tristates".
 
Regards,
Gabor
-- Gabor

loppy写道：
感谢您的帮助，timpe和gszakacs。
我根据模板重新编写代码：
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.NUMERIC_STD.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;
- 这不是必需的实体suma_con_regD是端口（A：在STD_LOGIC_VECTOR（19 downto 0）;时钟：在STD_LOGIC;复位：在STD_LOGIC; S：在输出STD_LOGIC_VECTOR（19 downto 0））;结束suma_con_regD;体系结构comportamiento of suma_con_regD i***eginprocess（
如果clock ='1'并且clock'event然后如果reset ='1'然后S'0'）则开始;
否则S结束;
结束如果;结束过程;结束Comportamiento;
这个解决方案更好吗？
模拟它......你看到了什么？
----------------------------是的，我这样做是为了谋生。



以下为原文

 

loppy wrote:
Thanks for your help, timpe and gszakacs.
 
I re-write the code based on template:
 
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL; -- THIS IS NOT NECESSARY

entity suma_con_regD is
    Port ( A : in  STD_LOGIC_VECTOR (19 downto 0);
           clock : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           S : inout  STD_LOGIC_VECTOR (19 downto 0));
end suma_con_regD;

architecture Comportamiento of suma_con_regD is
begin

process (clock)
begin
   if clock='1' and clock'event then
      if reset='1' then
         S <= (others => '0');
      else
         S <= S + A;
      end if;
   end if;
end process;


end Comportamiento;
 
Is this solution better?

Simulate it ... what do you see?
 
----------------------------Yes, I do this for a living.

非常感谢gabor，感谢您的帮助。



以下为原文

Thanks very very much gabor, for your help.

Bassman59，谢谢你的帮助。
模拟是正确的。
我正在制作一个包含Xilinx板学习VHDL的项目。
最好的学习方法就是犯错误。
非常感谢你的帮助。



以下为原文

Bassman59,  thanks for your help.
 
The simulation is correct.
 
I am making a proyect that consist in learn VHDL with Xilinx board.
 
The best way to learn  is making mistakes.
 
Thanks very very much for your help.