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你好，
我该怎么写这样的ABEL代码： BR.clk = CK; // BR是节点寄存器CK是输入引脚 BR.ar = RSN; // RSN是输入引脚 在VHDL中。 谢谢你的帮助 以上来自于谷歌翻译 以下为原文 hello, how can I write ABEL Code like this: BR.clk = CK; // BR is a node register CK is a input pin BR.ar = RSN; // RSN is a input pin in VHDL. Thanks for your help 
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6个回答
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不完全的。
等式的D输入部分需要在过程内 块以便在时钟边缘发生。 在Abel你只需使用：= to 在时钟边缘指示。 在VHDL中，需要进行分配 里面的elsif ... 喜欢： 如果RSN ='1'则开始进程（CK，RSN），然后是BR elsif（CK'event和CK ='1'）然后 ifBR（6）='0'则BR |
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您可以在ISE GUI中包含的语言模板中找到它。
你是什么 在Abel中描述的是具有异步清除输入的触发器。 通常你也是 有一个触发器D输入的等式。 - 使用异步复位可能会对FPGA资源和时序产生负面影响。 通常，更快和更小的FPGA设计将由于不使用异步复位而产生。 有关更多信息，请参阅 - “综合与仿真设计指南”.process（，）begin if ='1'然后是elsif（'event and ='1'）; 结束if;结束过程;在上面的代码中，可以用BR替换， 将是什么去BR.d，可能是RSN，和 将是CK。 请注意，此代码生成一个活动的 高复位输入。 RSN似乎意味着一个活跃的低信号，但你的 阿贝尔代码似乎没有证明这一点。 语言模板 还有异步触发器的标准模板 上升和下降的所有组合中的预置和时钟使能 边沿和有效高或低输入。 - Gabor 以上来自于谷歌翻译 以下为原文 You can find this in the language templates included in the ISE GUI. What you're describing in Abel is a flip-flop with an asynchronous clear input. Normally you'd also have an equation for the D input of your flip-flop. -- Usage of Asynchronous resets may negatively impact FPGA resources -- and timing. In general faster and smaller FPGA designs will -- result from not using Asynchronous Resets. Please refer to -- the Synthesis and Simulation Design Guide for more information. process ( begin if |
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嘿谢谢你的帮助!!
如果我理解您的描述，请遵循以下Abel代码： 当！BR6然后BR：= BR + 1else BR：= 0; BR.CLK = CK; BR.AR = RSN; UC：=！UC; UC.CLK = BR6; UC.AR = RSN; 在VHDL中与此相同 ifBR（6）='0'则BR |
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对不起我忘记了
UC |
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不完全的。
等式的D输入部分需要在过程内 块以便在时钟边缘发生。 在Abel你只需使用：= to 在时钟边缘指示。 在VHDL中，需要进行分配 里面的elsif ... 喜欢： 如果RSN ='1'则开始进程（CK，RSN），然后是BR elsif（CK'event和CK ='1'）然后 ifBR（6）='0'则BR |
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啊好的非常感谢!!!
也许我会对我的进一步工作提出疑问。 如果发生这种情况，我可以给你写一个pn吗？ :) 以上来自于谷歌翻译 以下为原文 Ahh OK thanks a lot!!! Maybe I will have a question to my further work. Am I allowed to write you a pn if this happens ? :) |
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