[问答]

Verilog代码不工作

问答对人有帮助，内容完整，我也想知道答案 0 你好，我想把时钟脉冲输入到一个输出引脚中，在计数除掉那个时钟之后，我用这个代码附加我的代码，但是这不工作。模块组件01 输出寄存器步骤输入CLK，输入时钟；参数计数值＝10； //Reg [计数值：0 ]计数； Reg [计数值：0 ]风暴计数；总是@（POST时钟）开始步骤& lt＝CLK；如果（timeQueTo.lt；CurtTyValm） TimePoT计数＝TwitsClice + 1； //其他如果（TimePosith=＝Curttl值）步骤& lt＝1’b0；结束结束终端模块 PNG 5.7 K 以上来自于百度翻译以下为原文 HI, I want to give clock pulse in to a output pin,after a count remove that clock.I am attaching my code with this,but this is not working module component01 ( output reg step, input clk, input clock ); parameter count_value = 10; //reg [count_value:0]count ; reg [count_value:0] temp_count ; always @ (posedge clock) begin step <= clk; if(temp_count < count_value) temp_count <= temp_count +1; //else if(temp_count==count_value) step <= 1'b0; end end endmodule Capture.PNG 5.7 K 0
2018-11-5 14:32:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 36切53 该类别下有 65 个回答。邀请回答 hnui2002 该类别下有 50 个回答。邀请回答细水爱长流该类别下有 33 个回答。邀请回答不cdvdhgdh 该类别下有 31 个回答。邀请回答 iwuwjgj 该类别下有 26 个回答。邀请回答 cslb2000 该类别下有 25 个回答。邀请回答 ggfx 该类别下有 23 个回答。邀请回答珠海易胜该类别下有 23 个回答。邀请回答 h1654155958.0210 该类别下有 22 个回答。邀请回答 hrtuoyu 该类别下有 22 个回答。邀请回答 ncmza 该类别下有 21 个回答。邀请回答 shaoye88 该类别下有 21 个回答。邀请回答瑾年Invader 该类别下有 20 个回答。邀请回答望望Ll 该类别下有 20 个回答。邀请回答 april_yu 该类别下有 20 个回答。邀请回答 zkzk196599 该类别下有 19 个回答。邀请回答 nvwuwy 该类别下有 18 个回答。邀请回答 lucas_songlea 该类别下有 18 个回答。邀请回答 fan7572 该类别下有 17 个回答。邀请回答 zhan81411 该类别下有 17 个回答。邀请回答举报张厉界相关推荐 • 请问GLCM verilog代码不能正常工作该怎么办？ 1022 • verilog代码 1711 • 用于16位gpif 2设计的FPGA主verilog代码 2520 • Verilog代码的基本程序框架有哪些组成部分 1339 • 是否可以使用逻辑单元的verilog代码？ 1132 • DPWM的Verilog代码 2507 • 怎么将FPGA的IO设置为JTAG模式的verilog代码？ 2263 • 全verilog PCI资料详解 8736 • 哪里可以找到gpif i i从接口的verilog代码？ 2319 • 如何以verilog代码访问存储在BRAM中的像素值？ 2762 1个回答

答案对人有帮助，有参考价值 0 你好，请您附上这个项目，我们可以尝试分析和调试这个问题。我对“IF（TimePoCl=＝CurtTyValk）”和“STEP & LT；＝1’B0”之间的平淡行表示担忧。谢谢 Jobin燃气轮机以上来自于百度翻译以下为原文 Hello, Can you please attach the project, so we can try to analyse and debug the issue. I have concerns over the bland line between " if(temp_count==count_value)" and "step <= 1'b0;" Thanks Jobin GT

2018-11-5 14:39:36 评论举报刘慧