使用ISE 10.1“错误：NgdBuild：604逻辑块无法解析

我有一个简单的设计，只是一个顶级模块和一个块ram模块。
首先，我使用Core Generator生成Virtex5块存储器。
其次，我使用Synplify D-2010.03-SP1-1合成顶层模块和块ram模块，并获得扩展名为edf的结果文件。
第三，我使用ISE 10.1实现扩展名为edf的文件，并满足以下错误。
错误：NgdBuild：604  - 无法解析类型为“blk_mem_gen_v2_7_6s_64s_64s”的逻辑块“mem_u”。
引脚名称拼写错误可能导致此错误，缺少edif或ngc文件或类型名称的拼写错误。
目标'virtex5'不支持符号'blk_mem_gen_v2_7_6s_64s_64s'。
我的代码如下：
顶级模块：
模块测试（douta，dina，addra，wea，clka）;
输出[63：0] douta;
输入[63：0] dina;输入[5：0] addra;输入wea;输入clka;
电线[63：0] douta;
blk_mem_gen_v2_7＃（。ADDR_WIDTH（6），。DATA_DEPTH（64）,. DATA_WIDTH（64））mem_u（。clka（clka）,. dina（dina），。addd（addra）,. wea（wea）,. douta（
douta））;
endmodule
块ram模块：
模块blk_mem_gen_v2_7（clka，dina，addra，wea，douta）;
//合成black_box
参数ADDR_WIDTH = 4;参数DATA_DEPTH = 16;参数DATA_WIDTH = 16;
输入clka;输入[DATA_WIDTH-1：0] dina;输入[ADDR_WIDTH-1：0] addra;输入[0：0] wea;输出[DATA_WIDTH-1：0] douta;
BLK_MEM_GEN_V2_7＃（。C_ADDRA_WIDTH（ADDR_WIDTH）,. C_ADDRB_WIDTH（4）,. C_ALGORITHM（1）,. C_BYTE_SIZE（9）,. C_COMMON_CLK（0）,. C_DEFAULT_DATA（“0”）,. C_DISABLE_WARN_BHV_COLL（0）,. C_DISABLE_WARN_BHV_RANGE（
0）,. C_FAMILY（ “的Virtex5”）,. C_HAS_ENA（0）,. C_HAS_ENB（0）,. C_HAS_MEM_OUTPUT_REGS_A（0）,. C_HAS_MEM_OUTPUT_REGS_B（0）,. C_HAS_MUX_OUTPUT_REGS_A（1）,. C_HAS_MUX_OUTPUT_REGS_B（0）,. C_HAS_REGCEA（
0）,. C_HAS_REGCEB（0）,. C_HAS_SSRA（0）,. C_HAS_SSRB（0）,. C_INIT_FILE_NAME（ “no_coe_file_loaded”）,. C_LOAD_INIT_FILE（0）,. C_MEM_TYPE（0）,. C_MUX_PIPELINE_STAGES（0）,. C_PRIM_TYPE（
1）,. C_READ_DEPTH_A（DATA_DEPTH）,. C_READ_DEPTH_B（16）,. C_READ_WIDTH_A（DATA_WIDTH）,. C_READ_WIDTH_B（16）,. C_SIM_COLLISION_CHECK（ “ALL”）,. C_SINITA_VAL（ “0”）,. C_SINITB_VAL（ “0”）
，.C_USE_BYTE_WEA（0）,. C_USE_BYTE_WEB（0）,. C_USE_DEFAULT_DATA（0）,. C_USE_ECC（0）,. C_USE_RAMB16BWER_RST_BHV（0）,. C_WEA_WIDTH（1）,. C_WEB_WIDTH（1）,. C_WRITE_DEPTH_A（DATA_DEPTH）,.
C_WRITE_DEPTH_B（16）,. C_WRITE_MODE_A（ “WRITE_FIRST”）,. C_WRITE_MODE_B（ “WRITE_FIRST”）,. C_WRITE_WIDTH_A（DATA_WIDTH）,. C_WRITE_WIDTH_B（16）,. C_X
DEVICEFAMILY（“virtex5”））inst（.CLKA（clka）,. DINA（dina）,. ADDRA（addra）,. WEA（wea）,. DOUTA（douta）,. ENA（）,. REGCEA（）,.
SSRA（）,. CLKB（）,. DINB（）,. ADDRB（）,. ENB（）,. REGCEB（）,. WEB（）,. SSRB（）,. DOUTB（）,. DBITERR（）,.
SBITERR（））;
endmodule
请帮帮我。
谢谢！



以下为原文

I have a simple design, just a top module and a block ram module.
First, I generate a Virtex5 block memory with Core Generator.
Second, I synthesis the top module and the block ram module with Synplify D-2010.03-SP1-1 and get the result file with extension edf.
Third, I  use ISE 10.1 implement the file with extension edf, and meet the following erros.

  Error: NgdBuild:604 - logical block 'mem_u' with type
   'blk_mem_gen_v2_7_6s_64s_64s' could not be resolved. A pin name misspelling
   can cause this, a missing edif or ngc file, or the misspelling of a type
   name. Symbol 'blk_mem_gen_v2_7_6s_64s_64s' is not supported in target
   'virtex5'.

My code is below:
top module:
module       test(
                 douta,
                 
                 dina,
                 addra,
                 wea,
                 clka
                 );
                 
output   [63:0]  douta;
input    [63:0]  dina;
input    [5:0]   addra;
input            wea;
input            clka;
wire     [63:0]  douta;
                 
blk_mem_gen_v2_7  #(.ADDR_WIDTH(6),.DATA_DEPTH(64),.DATA_WIDTH(64)) mem_u(
                .clka      (clka   ),
                .dina      (dina   ),
                .addra     (addra  ),
                .wea       (wea    ),
                .douta     (douta  )
                );                 
endmodule                 

block ram module:
module blk_mem_gen_v2_7(
clka,
dina,
addra,
wea,
douta); //synthesis black_box
parameter     ADDR_WIDTH = 4;
parameter     DATA_DEPTH = 16;
parameter     DATA_WIDTH = 16;
input clka;
input [DATA_WIDTH-1 : 0] dina;
input [ADDR_WIDTH-1 : 0] addra;
input [0 : 0] wea;
output [DATA_WIDTH-1 : 0] douta;

      BLK_MEM_GEN_V2_7 #(
  .C_ADDRA_WIDTH(ADDR_WIDTH),
  .C_ADDRB_WIDTH(4),
  .C_ALGORITHM(1),
  .C_BYTE_SIZE(9),
  .C_COMMON_CLK(0),
  .C_DEFAULT_DATA("0"),
  .C_DISABLE_WARN_BHV_COLL(0),
  .C_DISABLE_WARN_BHV_RANGE(0),
  .C_FAMILY("virtex5"),
  .C_HAS_ENA(0),
  .C_HAS_ENB(0),
  .C_HAS_MEM_OUTPUT_REGS_A(0),
  .C_HAS_MEM_OUTPUT_REGS_B(0),
  .C_HAS_MUX_OUTPUT_REGS_A(1),
  .C_HAS_MUX_OUTPUT_REGS_B(0),
  .C_HAS_REGCEA(0),
  .C_HAS_REGCEB(0),
  .C_HAS_SSRA(0),
  .C_HAS_SSRB(0),
  .C_INIT_FILE_NAME("no_coe_file_loaded"),
  .C_LOAD_INIT_FILE(0),
  .C_MEM_TYPE(0),
  .C_MUX_PIPELINE_STAGES(0),
  .C_PRIM_TYPE(1),
  .C_READ_DEPTH_A(DATA_DEPTH),
  .C_READ_DEPTH_B(16),
  .C_READ_WIDTH_A(DATA_WIDTH),
  .C_READ_WIDTH_B(16),
  .C_SIM_COLLISION_CHECK("ALL"),
  .C_SINITA_VAL("0"),
  .C_SINITB_VAL("0"),
  .C_USE_BYTE_WEA(0),
  .C_USE_BYTE_WEB(0),
  .C_USE_DEFAULT_DATA(0),
  .C_USE_ECC(0),
  .C_USE_RAMB16BWER_RST_BHV(0),
  .C_WEA_WIDTH(1),
  .C_WEB_WIDTH(1),
  .C_WRITE_DEPTH_A(DATA_DEPTH),
  .C_WRITE_DEPTH_B(16),
  .C_WRITE_MODE_A("WRITE_FIRST"),
  .C_WRITE_MODE_B("WRITE_FIRST"),
  .C_WRITE_WIDTH_A(DATA_WIDTH),
  .C_WRITE_WIDTH_B(16),
  .C_XDEVICEFAMILY("virtex5"))
inst (
  .CLKA(clka),
  .DINA(dina),
  .ADDRA(addra),
  .WEA(wea),
  .DOUTA(douta),
  .ENA(),
  .REGCEA(),
  .SSRA(),
  .CLKB(),
  .DINB(),
  .ADDRB(),
  .ENB(),
  .REGCEB(),
  .WEB(),
  .SSRB(),
  .DOUTB(),
  .DBITERR(),
  .SBITERR());


endmodule


Please to help me. Thank you!