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嗨，在250 MHz测试设计中，virtex2pro位于ADC和DSP之间。
FPGA从ADC获取差分时钟，查找高于特定阈值的采样，并将完整缓冲区传送到DSP。首先，LVDS数据总线出现故障，但后来当我们清理时钟输入时，它得到了很大改善。 现在情况要好得多。我的问题是：如果我们要转向更高频率和更高频率 更大的设计，我们必须以什么时钟速率重新设计使用关系放置的宏（如果有的话）以使接口工作？ 我们应该注意LVDS缓冲器是否有超过250 MHz的特殊调整？非常感谢，干杯，-Mani 以上来自于谷歌翻译 以下为原文 Hi, In 250 MHz test design, a virtex2pro sits between an ADC and a DSP. The FPGA gets a differential clock from the ADC, looks for samples above certain threshold, and communicates full buffers to the DSP. At first, the LVDS data bus was glitching but later it improved a lot when we cleaned the clock input. Things are much better now. My questions are: if we are to move to higher frequencies & bigger designs, at what clock rate will we have to redesign things using relationally placed macros (if ever) to make the interface works? Are there any speical tweaks beyond 250 MHz for the LVDS buffers we should be made aware of? Many thanks, Cheers, -Mani 
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如果你可以改变设备，我认为Virtex4和virtex5是更好的选择。
可以运行到710M（sdr）。 有Idelay（iodelay）。 它在您的应用中非常有用。（调整采样窗口） 以上来自于谷歌翻译 以下为原文 If you can change the device, I think the Virtex4 and virtex5 is better choice. it is ok to run up to 710M (sdr). There is Idelay(iodelay). It is very useful in your application.( adjust the sampling window) |
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非常感谢您的洞察力。
我会记住未来的系统修订.-曼尼 以上来自于谷歌翻译 以下为原文 Thanks a lot for the insight. I'll keep that in mind for future system revisions. -Manny |
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