完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,大家好,
我正在使用ISE8.1i和modelsim xe 6.1在Virtex2pro中实现我的设计。 我在行为模拟中获得了正确的结果,而在后置和路径模拟中,我得到了错误的输出值。 我甚至在较低的时钟运行我的设计。 请帮帮我, 问候 阿德南 |
|
相关推荐
1个回答
|
|
有些事情可以通过时序仿真来解决
受时钟频率的影响。 这尤其包括持有时间违规。 确保测试台激励符合设置和保持要求 在post place& route静态计时报告的数据表部分列出。 还要确保您的设计符合时序限制。 它是 很好设置后P& R静态时序报告的过程属性 生成详细报告,其中“Report Unconstrained Paths”设置为 100,并选中“生成数据表部分”。 无约束 报告的路径部分对于查找计时问题很有价值 约束没有适当覆盖。 最后,您的行为模拟可能“正确”工作 由于刺激中的错误可能导致输出改变 错误的时钟周期。 当使用缓冲时钟时可能会发生这种情况 例如,delta延迟。 实际时间延迟可能为零但是 通过模拟状态进行另一次传递,因此输出可以 与触发器的D输入在同一时钟周期上进行chnge。 HTH, 的Gabor - Gabor |
|
|
|
只有小组成员才能发言,加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2431 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
759浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
371浏览 1评论
1966浏览 0评论
685浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-25 19:06 , Processed in 1.283091 second(s), Total 49, Slave 42 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号