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当使用S25FL512S（NOR FLASH）与Xilinx VIETEX 7时，建议在VIETEX 7上使用相同的VIO供应作为SPI银行供应吗？
根据连接CyPress SPI串行闪存配置Xilinx FPGA文档： 因为TPU是一个小于TPOR的数量级，所以SPI闪存在FPGA发出读命令之前就已经准备好了，如果相同的电源线同时提供FPGA和SPI闪存。如果没有，可能需要一个对策。 如果在FPGA上SPI银行电压之后闪光灯的电压变得活跃，将会发生什么？ 以上来自于百度翻译 以下为原文 When using S25FL512S (NOR flash) with Xilinx Virtex 7 is it recommended to use same VIO supply as SPI bank supply on Virtex 7? According to Connecting Cypress SPI Serial Flash to Configure Xilinx FPGAs document: "Because tPU is an order of magnitude less than TPOR, the SPI flash becomes ready before the FPGA issues the read command if the same power rail supplies both FPGA and SPI flash. If not, a countermeasure may be needed". What will happen if the voltage to flash becomes active after the SPI bank voltage on FPGA? 
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8个回答
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你好垫
感谢您联系柏树社区论坛。我们已经收到你的询盘，目前正在审查这个问题。我们一找到决议就回来找你。 有美好的一天 当做， 布沙拉 以上来自于百度翻译 以下为原文 Hello Mats, Thank you for contacting Cypress Community Forum. We have received your inquiry and currently reviewing the issue. We will get back to you as soon as we find the resolution. Have a wonderful day Regards, Bushra |
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嗨席子，
正如你在Xilinx文档中看到的，当FPGA上电时闪光灯应该准备好了。建议使用与SPI银行相同的VIO。如果闪存不是电源重置，但当FPGA发出第一读命令以从闪存获得配置数据时，错误数据可以从闪存返回，FPGA可能无法正确配置。 简而言之，在FPGA发布的第一个读命令之前，必须确保Flash被正确初始化。 希望这能回答你的问题。 谢谢， 智 以上来自于百度翻译 以下为原文 Hi Mats, As you see in the Xilinx document, the flash should be ready when the FPGA is powered up. It is recommended to use the same Vio as the SPI bank. If the flash is not Power On Reset yet when FPGA issues the first read command to get configuration data from the flash, wrong data may be returned from flash and the FPGA may not be configured properly. In short, you have to make sure the flash is initialized properly before the first read command issued from the FPGA. Hope this answers your question. Thanks, Zhi |
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jfsdwer 发表于 2018-9-5 15:51 谢谢你的快速回答。 在NOR闪存上的VCC电源输入如何？正如我从数据表中了解到的，VCC必须在被选中之前达到正确的值。 功率SEQ： 1。VCC（3.3V） 2。VIO和FPGA银行供应（1.8V） 这是正确的吗？ 以上来自于百度翻译 以下为原文 Thanks for the quick answer. How about the VCC supply input on the NOR flash? As i understand from the datasheet the VCC must reach the correct values before being selected => Power seq: 1. VCC (3.3V) 2. VIO and FPGA bank supply (1.8V) Is this correct understood? |
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嗨席子， 是的，那是真的。通常如果你在CS #引脚上拉电阻，它将跟踪VIO电源启动时。您还应该确保他总是小于VCC在葡萄牙。这些是典型的加电要求。 谢谢， 智 以上来自于百度翻译 以下为原文 Hi Mats, Yes, that is true. Usually if you have a pull-up resistor on CS# pin, it will track Vio during power-up. You should also make sure Vio is always less than Vcc during POR. Those are typical power up requirements. Thanks, Zhi |
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jfsdwer 发表于 2018-9-5 16:16 因此，无论是使用3.3V到VCC和1.8V到VIO和FPGA银行，并确保VCC达到正确的值贝里选择或使用相同的电压在所有（3.3V）。正确理解吗？ 以上来自于百度翻译 以下为原文 So either use 3.3V to VCC and 1.8V to VIO and FPGA bank and make sure that VCC reach the correct values bere being selected OR use same voltage on all (3.3V). Correct understood? |
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lxmlau 发表于 2018-9-5 16:29 嗨席子， 我不太理解你的问题，但我会尽量回答一般问题。如果你还有问题，请把它们放在更简单的形式。 1。因为您使用的是FL-S，VCC需要3.3V 2。VIO将取决于FPGA的IO电压。我认为ViTEX 7是1.8V。 三。你需要一个微弱的上拉上CS的信号。 4。你的电路设计应该确保VIO在任何时候都不会超过Vcc。 谢谢， 智 以上来自于百度翻译 以下为原文 Hi Mats, I don't quite understand your questions, but I would try to answer generally. If you still have questions, please put them in a simpler form. 1. Because you are using FL-S, the Vcc needs to be 3.3V 2. Vio would depend on the IO voltage of the FPGA. I think it is 1.8V on Virtex 7. 3. You will need a weak pull-up on the CS# signal. 4. Your circuit design should make sure Vio would not exceed Vcc at any time. Thanks, Zhi |
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1。根据数据表，我可以在FLO上使用VIO和VCC上的相同电压来获得最大的读取速率。所以VIO可以等于VCC＝3.3V。对吗？ 谢谢 以上来自于百度翻译 以下为原文 1. According to datasheet i can use same voltage on VIO and VCC on FL-S to get maximum read rates. So VIO can be equal to VCC=3.3V. Correct? Thanks |
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对。这是正确的。Flash VIO可以与VCC相同。 谢谢， 智 以上来自于百度翻译 以下为原文 Yes. That is correct. Flash Vio can be the same as Vcc. Thanks, Zhi |
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