[问答]

AD9467 输出电平标准为"LVDS"，请问是否支持连接FPGA BANK1.8V，引脚约束为"LVDS"？

6560 AD9467

问答对人有帮助，内容完整，我也想知道答案 0 我已经看过AD9467的评估板在ZEDboard和KC705的引脚约束为"LVDS_25",对应FPGA的BANK VCCO供电2.5V，但是现在我的项目中FPGA BANK 的VCCO供电是1.8V，我对其做引脚约束为"LDVS"可行吗？ 0
2018-8-6 07:38:13　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答 h1654155957.9852 该类别下有 19 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答举报高敏兰相关推荐 • AD9467输出电平标准为LVDS，是否支持连接FPGA BANK1.8V？ 508 • 请问接12.1寸LVDS屏1024768怎么改设备树？ 1902* • 当Vcco为1.8V时，是否可以产生输出差分时钟/数据？ 2615 • 将LVDS输出驱动器连接到ZYNQ 7030的HP Bank的方法？ 2640 • LVDS互连不包括Virtex-5和Virtex-7 2671 • fpga生成lvds iostandard来驱动fpga之外的设备怎么实现？ 2874 • AD9653连接FPGA，数字输出根据ANSI-644标准连接到2.5v的bank，时钟输入以及数字输出应该连接到多少v的bank？ 652 • 请问AD7626 FPGA LVDS 电平标准如何选择？ 3935 • 可以直接将时钟缓冲器的输出连接到HR库吗？ 2522 • AD9653 CLK FCO DCO的连接，请问应该连接到多少v的bank？ 3665 1个回答

答案对人有帮助，有参考价值 0 I am no FPGA expert, but i believe that LVDS is an ANSI standard. The standard depends on the differential swing of signals around a common mode voltage of ~1.2V. See datasheet excerpt below: So if your FPGA supports this mode, then the AD9467 should be able to send data to your FPGA. 答案来源：The output of the AD9467 is LVDS level standard... \| EngineerZone

2018-8-6 07:46:09 评论举报顾天天