[问答]

请问AD7626 FPGA LVDS 电平标准如何选择？

问答对人有帮助，内容完整，我也想知道答案 0 我需要用 Xilinx FPGA 与 AD7626 接口，之间有 CNV、CLK、DCO、D 四对 LVDS 信号，请问 FPGA 里应该采用怎样的 LVDS 电平标准与 AD7626 匹配？ 0
2018-7-27 08:46:59　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 ci56789 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答举报李秀容相关推荐 • 请问AD7626 FPGA LVDS电平标准如何选择？ 633 • 请问AD7626与FPGA如何对接？ 815 • 请问ad7626的差分信号要求 2016 • 用于AD7626的Virtex-6 lm605板的LVDS时钟不起作用 2101 • 紧急求助 AD7626问题，想知道ad7626 cap1 这个管脚上的电压是多少，只能用10nf的电容么？ 1771 • 请问AD7626时序参数每次启动会变化吗？ 1939 • 请问AD7626运行时模拟信号波形变得很差是什么原因引起的？ 4010 • 请问AD7626工作模式只有10M转换速率吗？ 1890 • 16位SAR模数转换器AD7626 2695 • AD7626运行时模拟信号波形变得很差怎么解决？ 500 2个回答

答案对人有帮助，有参考价值 0 [size=18.6667px] LVDS 是差分信号，你这边有输入输出，一般来说，[size=18.6667px]Xilinx的LVDS 的差分对输入信号可以输入低于vcco电压的信号（具体看数据手册），但是FPGA输出LVDS,的信号幅度一般和vcco信号相同

2018-7-27 09:03:32 评论举报赵阳

答案对人有帮助，有参考价值 0 ke5627712 发表于 2018-7-27 09:03 LVDS 是差分信号，你这边有输入输出，一般来说，Xilinx的LVDS 的差分对输入信号可以输入低于vcco电压的信号（具体看数据手册），但是FPGA输出LVDS,的信号幅度一般和vcco信号相同能否采用 "LVDS_25" 这个 IOSTANDARD?

2018-7-27 09:14:44 评论举报李秀容