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将clk通过引脚输出问题

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问答对人有帮助，内容完整，我也想知道答案 0 用FPGA将外部时钟进入FPGA然后直接输出，1、输入的clk峰峰值4.7V，为什么经过FPGA输出到IO口峰峰值为2V， 2、输入时钟时钟是个正弦波，经过了FPGA为什么输出时钟也是个正弦波，数字电路不是只有0，1，输出不应该是个矩形波吗。代码： module pl_clk( input rst, input clk, output clkout ); assign clkout=(rst)?0:clk; endmodule 0
2017-6-27 19:54:54　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 linzhuofan 相关推荐 • 如何使用TX_ClK_o作为参考时钟来设置输出延迟？ 2257 • 是否可以完全断开外部引脚与SPI CLK的连接呢？ 286 • AD9515的CLK与CLKB这两个引脚接差分时钟时哪个接CLK+，哪个接CLK-？ 583 • 为什么在ads1292ECG_EF上CLK_SEL引脚是输出连接至MSP430的？ 322 • 如何将输出映射到引脚？ 2288 • 请问ML505的Diff_Clk_Out_P_SMA可以作为单个clk输出工作吗？ 1252 • 请问AD9361中CLK_OUT引脚的作用是什么？ 4972 • 怎么从DCM和引脚强度输出时钟 824 • 关于N76E003之CLK上拉问题求解 449 • 将ref_clk_se路由到我的fpga的测试点或任何输出空闲引脚，我能够探测并观察时钟吗？ 1691 5个回答

答案对人有帮助，有参考价值 0 1. 输出电平和你的bank电压有关，和你输入电压无关 2. 如果你示波器采样率够高的话应该就是方波了！

2017-6-27 19:58:48 评论举报冷锋

答案对人有帮助，有参考价值 0 reallmy 发表于 2017-6-27 19:58 1. 输出电平和你的bank电压有关，和你输入电压无关 2. 如果你示波器采样率够高的话应该就是方波了！ BANK区电压为3.3V，时钟输出得到时钟的最大电平为3.06V，如果单独FPGA输出高电平是3.3V，相差了250mv以上，这正常吗？

2017-6-27 21:32:24 评论举报 linzhuofan

答案对人有帮助，有参考价值 0 reallmy 发表于 2017-6-27 19:58 1. 输出电平和你的bank电压有关，和你输入电压无关 2. 如果你示波器采样率够高的话应该就是方波了！ BANK区电压为3.3V，时钟输出得到时钟的最大电平为3.06V，如果单独FPGA输出高电平是3.3V，相差了250mv以上，这正常吗？

2017-6-27 21:32:28 评论举报 linzhuofan

答案对人有帮助，有参考价值 0 reallmy 发表于 2017-6-27 19:58 1. 输出电平和你的bank电压有关，和你输入电压无关 2. 如果你示波器采样率够高的话应该就是方波了！ BANK区电压为3.3V，时钟输出得到时钟的最大电平为3.06V，如果单独FPGA输出高电平是3.3V，相差了250mv以上，这正常吗？

2017-6-27 21:32:30 评论举报 linzhuofan

答案对人有帮助，有参考价值 0 你不要用时钟信号测试，你换一个常高电平输出，看看，应该就是3.3v，你用时钟测不准！

2017-6-28 14:09:13 评论举报冷锋

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