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胡燕珍

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他的提问 39 他的回答 193 去回答

回答了问题 2018-11-12 14:55

“路由器成功完成”后发生了什么？

报纸弟弟麦花

你好@ moon5756 路由成功完成后，路由器将报告使用routed_summary.rpt中的实际路由延迟计算的估计时序摘要。此外，还会生成某种报告，例如drc.rpt，methodology.rpt，power report。所有这些报告都位于项目目录的. ...
回答了问题 2018-11-12 14:54

怎么获得当前活动实施的TCL命令

wang22222

你好@ marvinscheinbart 您可以使用tcl命令current_run -implementation来实现此目的。问候罗希特 RegardsRohit ------------------------------------------------- ------------------------------------------ ...
回答了问题 2018-11-12 14:40

怎么获得当前活动实施的TCL命令

wang22222

你好@ marvinscheinbart 您可以使用tcl命令current_run -implementation来实现此目的。问候罗希特 RegardsRohit ------------------------------------------------- ------------------------------------------ ...
回答了问题 2018-11-9 12:50

在顶层导入ooc实现的检查点

uuewuw2

你好@ prateekj212 我不确定你在全球的意思。你的意思是正常合成吗？是我要求你正常合成你的ooc模块（根据你的命名约定），它有参数。但您可以将读取ooc模块检查点的模块设置为ooc。问候罗希特 RegardsRohit - ...
回答了问题 2018-11-9 12:27

在顶层导入ooc实现的检查点

uuewuw2

你好@ prateekj212 ooc模块中有参数被合成和实现。这是否意味着使用它的最高级别不能再次作为OOC运行？我建议全局合成ooc模块而不是ooc，因为这样做可能会导致流程的后续部分出错。对于顶级，应使用open_checkpoi ...
回答了问题 2018-11-9 12:01

在顶层导入ooc实现的检查点

uuewuw2

你好@ prateekj212 我有一个实施OOC的模块。现在我有一个顶级模块，其中此OOC实现的模块作为检查点导入。在顶层生成了这些OOC模块的许多实例。现在甚至，顶级模块不是精确的顶级，我的意思是我想运行OOC合成和这 ...
回答了问题 2018-11-7 12:28

Vivado在布局器中生成错误

60user56

你好@ petemar 请查看您的PM（私信）。如果您遗漏了任何内容，还可以查看下面链接中的第三方综合工具流程，第5章。 https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_4/ug896-vivado-ip.pdf 问 ...
回答了问题 2018-11-7 11:57

Vivado在布局器中生成错误

60user56

你好@ petemar 看起来您的设计流程存在一些问题。你能否分享一下存档的项目或至少xdc文件来调查这个问题？看起来xdc文件也不是由综合定时引擎编译的。您可以单击源层次结构中的xdc文件。然后转到文件的属性并确 ...
回答了问题 2018-11-7 11:37

Vivado在布局器中生成错误

60user56

你好@ petemar 你能在合成设计上运行report_clocks命令，看看是否报告了名为'mysignal_clkin'的时钟？是否有任何与帖子中提到的create_clock约束相关的严重警告？你可以共享xdc文件以及synth dcp来进一步调试吗？ ...
回答了问题 2018-11-6 12:12

有没有办法检查vivado用于构建综合，实现等的时间量？

wtefewrws

@ s002wjhw 检查以下AR，我相信它会有所帮助： https://www.xilinx.com/support/answers/50199.html https://www.xilinx.com/support/answers/56840.html 问候罗希特 -------------------------------------------- ...
回答了问题 2018-11-6 11:55

基于linux的ise和基于windows的ise之间的区别

CAINE_LEE

你好@ peter3swi 您使用的是哪个Windows版本？你也检查了Windows中设计的行为模拟吗？问候罗希特 RegardsRohit ------------------------------------------------- ------------------------------------------ ...
回答了问题 2018-11-6 10:26

请问10M信号50V正弦放大采用什么芯片可以实现？

wangbuhao

高频三极管适合干这个事，运放不是。。
回答了问题 2018-11-5 12:12

可以帮我解释xilinx FPGA的引脚名称吗

hjhdf

你好@ shubhamn 使用下面的包pin来分配pcie_mgt_clkp set_property PACKAGE_PIN U8 [get_ports PCIE_CLK_QO_P] 希望这可以帮助。问候罗希特 -------------------------------------------------- --------------- ...
回答了问题 2018-11-5 11:58

在vivado.log中找不到错误

秦翙栀610

你好@ pumaju1808 有时它还取决于警告的严重程度和严重警告。如果设计正在通过比特流，那么关键警告就是不确定它是否可以在电路板上正常工作。问候罗希特 RegardsRohit ---------------------------------------- ...
回答了问题 2018-11-5 11:50

可以帮我解释xilinx FPGA的引脚名称吗

hjhdf

你好@ shubhamn 请查看以下用户指南中的“附录C”：https：//www.xilinx.com/support/documentation/boards_and_kits/kc705/ug810_KC705_Eval_Bd.pdf 问候罗希特 ------------------------------------------------ ...

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