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宋晓媛

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他的提问 86 他的回答 166 去回答

回答了问题 2020-5-19 09:09

如何尝试从XADC获取一些样本后在FPGA Artix7板上实现FFT内核

wdc596933938

HI @ arabi_muhamet 您是否尝试实现自己的FFT内核并尝试使用Xilinx IP目录FFT 9.0内核？注意：您甚至可以动态配置xilinx FFT内核参考pg109（第55页） ThanksBharath ---------------------------------------------- ...
回答了问题 2020-5-14 08:57

请问两个同步时钟之间无法解释的松弛？

eileenchen321

HI @ ozadikAs怀疑，很明显这确实是错误的浮点运算（舍入）。如Muzaffer所建议的，PLease进行更高频率的分析。 ThanksBharath ------------------------------------------------- - ---------------------------- ...
回答了问题 2020-5-1 16:06

请问如何从Vivado获得延迟？

xixunled

HI @ daehee0104 延迟是计算给定输入集的所有输出值所需的时钟周期数。因此，根据VHDL代码的作用，您可以计算输入更改与其相应反射之间的时钟周期数。你的输出。 ThanksBharath ---------------------------------- ...
回答了问题 2020-5-1 15:01

保持输入双倍数据速率的时间错误的解决办法？

yanshu34

HI @ rndso 请分享您的定时路径报告以进行保持和设置。还是输入时钟（从上游设备转发150 Mhz0？如果是这样，在输入延迟约束中，您只需要提及数据线与转发时钟的偏差。不是DE线的绝对跟踪延迟）。 ThanksBharath --- ...
回答了问题 2020-4-29 10:15

Kintex Ultrascale设备中使用IDELAYE3数据表的变化规则？

chrisjohn

HI @ saju您是否尝试使用set_case_analysis命令增加TAP值？如果是这样。这是不能完成的。你只能指定输入是1，0，上升还是下降。请参阅UG835的第1295页，了解有关set_case_analysis用法的更多信息。它最常用于为选择 ...
回答了问题 2020-4-27 08:29

请问如何扩展AXI VDMA帧缓冲器？

yanxl0028

HI @ schmui VDMA IP最多只能支持32个帧缓冲区.VDMA源不可用于用户修改。 ThanksBharath ------------------------------------------------- - --------------------------------------------请标记答案如果提供 ...
回答了问题 2020-4-27 06:35

在Video Deinterlacer v4.0中找不到run_bitacc_cmodel_config.c的原因？

jdstftwef

HI @ timklwong 请找到附加的deinterlacer v1_0 cmodel。它确实包含了run_bitacc_cmodel_config.c。但是从v1到v4有一些重要的接口相关变化。 ThanksBharath ------------------------------------------------- - ...
回答了问题 2020-4-26 14:28

如何在LCD上显示数据？

msvsudsdf

HIV @我尝试其中一种您觉得对您有用的参考设计。然后使用板载液晶显示器进行了相当多的操作.http：//www.xilinx.com/products/boards/s3astarter/reference_designs.htm ThanksBharath -------------------------- ...
回答了问题 2020-4-24 09:44

使用vivado 2015.4为什么需要将BUFG放在设备的同一半侧？

tjgf

HI @ 040339970我不知道你使用的确切设备是什么。请提及它。但是在7系列设备中（但对于virtex系列SSI设备）。将有32个BUFGCTRL站点 16（BUFGCTRL_X0Y0到BUFGCTRL_X0Y15）将在下半部分16（BUFGCTRL_X0Y16到BUFGCTRL ...
回答了问题 2020-4-24 09:17

使用vivado 2015.4为什么需要将BUFG放在设备的同一半侧？

tjgf

HI @ 040339970MMCM“”U_6 / U_11 / mmcm_adv_inst“位于设备的下半部分。：MMCME2_ADV_X0Y1BUFG（U_6 / U_11 / clkf_buf）位于上半部分：BUFGCTRL_X0Y16 尝试对BUFG的L：OC约束到下半部分中任何未占用的BUFG位置（ ...
回答了问题 2020-4-24 07:50

使用vivado 2015.4为什么需要将BUFG放在设备的同一半侧？

tjgf

HI @ 040339970我不知道你使用的确切设备是什么。请提及它。但是在7系列设备中（但对于virtex系列SSI设备）。将有32个BUFGCTRL站点 16（BUFGCTRL_X0Y0到BUFGCTRL_X0Y15）将在下半部分16（BUFGCTRL_X0Y16到BUFGCTRL ...
回答了问题 2020-4-23 09:11

请问NRF2401模块如何抗干扰？

60user56

请问怎么搞好的？
回答了问题 2020-4-22 10:34

请问端点是否意味着延迟？

xixunled

你好@ daehee0104 端点是syncrhnos元素的输入/输出（如寄存器）。 timinng分析（建立和保持检查）发生在一个终点。你附加的快照简单表明你的设计中有138317个端点没有被给定的时序约束进行分析（在xdc文件中）这无 ...
回答了问题 2020-4-20 11:16

PIC32MZ2048EFH144开发板怎么样？

lorddd

我会在购买棋盘之前做一个彻底的研究……这是一个非常令人头痛的问题。
回答了问题 2020-4-20 10:53

PIC32MZ2048EFH144开发板怎么样？

lorddd

你好，Nexsys，我正在考虑买这个板子：http://store.digilentinc.com/chipkit-wi-.-wifi-enabled-mz-microcontroller-board/我还没有看到EF模型的勘误表。有什么值得关注的吗？你能给我一个链接吗？ ...

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