完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
HI @ arabi_muhamet
您是否尝试实现自己的FFT内核并尝试使用Xilinx IP目录FFT 9.0内核？注意：您甚至可以动态配置xilinx FFT内核参考pg109（第55页） ThanksBharath ------------------------------------------------- - --------------------------------------------请标记答案 如果提供的信息可以解决您的疑问/问题，请“接受为解决方案”。给予您认为有用的帖子。感谢.------------------------ -------------------------- ----------- ------------ -------------------- |
|
|
|
|
|
@arabi_muhamet
参考https://www.xilinx.com/products/intellectual-property/fft.html#documentation中的ReferXAPP，看看它是否有帮助。 问候， Sravanthi |
|
|
|
|
|
|
|
|
2020-5-19 09:35:01
评论
|
|
|
你好
您可以使用随核心提供的演示测试平台来模拟核心，以了解如何将信号接口和驱动到核心 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
|
|
|
|
|
|
|
|
|
|
|
你好
这取决于核心。 对于具有示例设计的内核，测试平台将成为示例设计的一部分，并且仅在生成示例设计时生成。 对于没有提供示例设计的FIR和FFT等内核，默认情况下会在demo_tb文件夹下生成测试平台。 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1157浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
450浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1823
淘帖
6381
