完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我的设计输入时输入时钟频率为150Mhz，用于视频输入接口的双倍数据速率。
但是，我发现保持时间错误如下所示： // HOLD时间ERROR 名称 松弛 水平 高扇出 从 至 总延迟 逻辑延迟 净延迟 需求 源时钟 目的地时钟 例外 路径111 -3.65 1 1 DE video_input_splitter / de_odd_regde_even_reg / d 1.32 1.32 0.00 0.00 vi_clk150Mhz vi_clk150Mhz //约束 create_clock -period 6.667 -name vi_clk150Mhz -waveform {0.000 3.333} [get_ports vi_clk150Mhz] set_input_delay -clock [get_clocks vi_clk150Mhz] -clock_fall -min -add_delay 0.500 [get_ports DE] set_input_delay -clock [get_clocks vi_clk150Mhz] -clock_fall -max -add_delay 1.250 [get_ports DE] set_input_delay -clock [get_clocks vi_clk150Mhz] -min -add_delay 0.500 [get_ports DE] set_input_delay -clock [get_clocks vi_clk150Mhz] -max -add_delay 1.250 [get_ports DE] 附图是用于引入输入基本块的双倍数据速率的pic。 HOLD时间错误导致我的设计发生了什么变化？ 
0
|
|
相关推荐
2个回答
|
|
|
@rndso
因为你的约束看起来像Vivado，我假设你的目标是7系列设备。 首先在输入阶段使用IDDR原语（http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf第109页。）来对传入数据进行采样。 其次，您不能使用最小/最大延迟约束来将数据与时钟对齐。 您应该实例化一个IDELAYE2原语（相同文档，第114页）。并使用它设置所需的延迟。 |
|
|
|
|
|
HI @ rndso
请分享您的定时路径报告以进行保持和设置。还是输入时钟（从上游设备转发150 Mhz0？如果是这样，在输入延迟约束中，您只需要提及数据线与转发时钟的偏差。 不是DE线的绝对跟踪延迟）。 ThanksBharath ------------------------------------------------- - --------------------------------------------请标记答案 如果提供的信息可以解决您的疑问/问题，请“接受为解决方案”。给予您认为有用的帖子。感谢.------------------------ -------------------------- ----------- ------------ -------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2387 浏览 7 评论
2802 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2269 浏览 9 评论
3337 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2437 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
763浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
378浏览 1评论
1971浏览 0评论
688浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
990
评论
淘帖
1293
