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张奥

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他的提问 45 他的回答 407 去回答

回答了问题 2019-3-25 11:13

DDR3控制器和SSTL15_T_DCI在同一个bank中

xiaohongchen615

嗨，我认为你指的是在中间库中终止你未使用的I / O引脚（DQ / DQS）。如果它们被用作输入DCI就足够了，如果输出/ bidirectoon然后终止将类似于存储器端的ODT，这由模式寄存器值设置.80欧姆是分离终止的典型值，但 ...
回答了问题 2019-3-25 07:55

MMCM中动态相移接口的使用尚不清楚

xiaohongchen615

嗨，你指的是哪个版本的UG472？ 2014年4月8日的7系列FPGA时钟资源用户指南UG472（v1 .9），如果你看到它，我没有看到“用户不能使用PSEN，PSINCDEC，PSCLK和PSDONE来指定应该移位哪个输出时钟”的说法你能提一下页 ...
回答了问题 2019-3-25 07:49

MMCM中动态相移接口的使用尚不清楚

xiaohongchen615

嗨，你指的是哪个版本的UG472？ 2014年4月8日的7系列FPGA时钟资源用户指南UG472（v1 .9），如果你看到它，我没有看到“用户不能使用PSEN，PSINCDEC，PSCLK和PSDONE来指定应该移位哪个输出时钟”的说法你能提一下页 ...
回答了问题 2019-3-21 17:07

如何在设计套件中使用sumulink的指南？

zsyat

嗨，您可以从“使用入门指南”开始，以及下面链接中提供的更多教程和用户指南 http://xgoogle.xilinx.com/search?output=xml_no_dtd&ie=UTF-8&oe=UTF-8&client=support&proxystylesheet=support&site=Answers_Docs& ...
回答了问题 2019-3-21 11:02

FAT文件系统和ucGUI不能显示jpg图片

珠海易胜

给你一个EMWIN的JPEG+FATFS的显示例程，不过是F4探索者的，可以很方便的移植到其他平台上的，你自己看看吧EMWIN实验45 JPEG图片显示.zip (6.38 MB )
回答了问题 2019-3-21 07:49

无法找到OFDM在系统生成器中实现的收发器模型

tongjingyang

嗨， sysgen中没有OFDM模块，请查看以下链接并按照建议操作 http://forums.xilinx.com/t5/General-Technical-Discussion/ofdm-using-system-generator/td-p/163008 http://forums.xilinx.com/t5/Digital-Signal-Proc ...
回答了问题 2019-3-21 07:36

无法找到OFDM在系统生成器中实现的收发器模型

tongjingyang

嗨， sysgen中没有OFDM模块，请查看以下链接并按照建议操作 http://forums.xilinx.com/t5/General-Technical-Discussion/ofdm-using-system-generator/td-p/163008 http://forums.xilinx.com/t5/Digital-Signal-Proc ...
回答了问题 2019-3-20 15:54

Sysgen中的FFt ip兼容性问题

tongjingyang

嗨，是的，理想情况下，您需要在ISE版本中使用IP。如果你想在其他版本中使用它，你需要重新生成它请查看以下链接以了解可能的选项 http://www.xilinx.com/support/answers/17145.html 同样在你的情况下，14.2远离 ...
回答了问题 2019-3-20 15:51

DDR2 sdram dqs引脚错误

胡bbs1

嗨，该工具无法击穿您的引脚排列，我们强烈建议您使用所有设计指南进行板重新旋转。尽管你努力尝试并生成位文件数据，但不保证可靠性。 -------------------------------------------------- ------------------- ...
回答了问题 2019-3-20 15:30

Sysgen中的FFt ip兼容性问题

tongjingyang

嗨，是的，理想情况下，您需要在ISE版本中使用IP。如果你想在其他版本中使用它，你需要重新生成它请查看以下链接以了解可能的选项 http://www.xilinx.com/support/answers/17145.html 同样在你的情况下，14.2远离 ...
回答了问题 2019-3-20 15:08

DDR2 sdram dqs引脚错误

胡bbs1

嗨，我假设您正在使用MIG IP，如果是，您需要遵循UG086中指定的设计指导。如果您未满足规则，则不支持修改自定义要求的IP，也不进行评估。所以遗憾的是，没有流量或文档可以与SW共享以进行SW更改。但是V5 MIG是 ...
回答了问题 2019-3-20 14:28

CY8C24123A 24SXI有5个相同的电路

263462y4332

你好，谢谢你的回复。 1 -我检查了PGA正如你所说，它的工作很好。但我必须使用LPF。 2 -我不能将LPF VC1的频率设置为8兆赫从向导。你能帮我看看这些设置吗？我附上了整个项目文件。在这里我想做什么；信号输入（ ...
回答了问题 2019-3-14 10:27

有没有人推荐使用Vivado的好处理器？

张友芬1

HI，我认为对于8GB RAM机器来说，25分钟是常见的，如果你需要它更快，试试16GB 另请参阅下面UG的“系统内存建议”部分以及各种设备的链接。 http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_1/ ...
回答了问题 2019-3-14 07:58

怎么将IP合成文件更改为VHDL，Vivado 2013.3

林信海89

嗨，如果您选择VHDL作为语言选项，并且AXI交叉开关仅生成VHDL中的瞬时模板，并且在Verilog中全部隐藏IP意味着IP不支持Verilog设计文件。大多数IP都是如此。如果IP只提供Verilog文件，我认为你无论如何都不能拥有V ...
回答了问题 2019-3-13 14:36

是否可以使用图形块来连接不同模块的VHDL文件

recoltd

嗨，如果您在ISE中引用原理图编辑器，则在VIvado中没有它。 http://forums.xilinx.com/t5/Design-Entry/Schematic-Design-Entry-Tool-in-Vivado/td-p/278260 有关Vivado设计输入方法，请参阅下面的UG http://www.xi ...

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