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李森

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他的提问 41 他的回答 999 去回答

回答了问题 2020-7-25 06:34

Xilinx XC7A35T-CSG325（Artix 7）和CFGBVS引脚疑问的解答？

hzy_jack

>在配置期间，15号组的电压会受到影响，还是会在1.8V时保持稳定？这个环境（VCCO_0 = 3.3V，VCCO_14 = 3.3V，VCCO_15 = 1.8V，CFGBVS = 3.3V）没问题，因为你没有使用bank 15中的任何引脚作为配置接口的一部分。 -- ...
回答了问题 2020-7-25 06:12

COMMON模块能不能在FPGA中工作？

h1654155958.0090

听起来你可能有引脚问题。验证引脚分配报告是否与原理图相匹配。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-7-24 16:24

请问Kintex 7如何使用收发器生成8 Gb / s时钟？

caoguiqun

时钟和收发器的位置限制与KC705 GTX SMA端口匹配，但除此之外我不能说出问题所在。您需要带出一些调试信号，以确定GTX是否已经复位并且数据是否正确发送到TXDATA端口。 ------您是否尝试在Google中输入问题？如果 ...
回答了问题 2020-7-24 16:06

请问Kintex 7如何使用收发器生成8 Gb / s时钟？

caoguiqun

> -does txusrclk必须和gtrefclk一样？请阅读UG476中的“TXUSRCLK和TXUSRCLK2生成”部分以便更好地理解。在从GTX向导生成示例设计时，确切知道您所做的事情，您应用于电路板和外部连接的约束（您在第一篇文章和范 ...
回答了问题 2020-7-24 16:04

可以直接将时钟缓冲器的输出连接到HR库吗？

xinxin56

>由于HR银行仅支持LVDS_25，这要求VCCO为2.5V 这是真正的输出，但输入可以是HR库中1.5到3.3V的任何VCCO，除了以下情况...... >我添加了一个外部终端电阻。是的，使用内部DIFF_TERM功能要求HR bank中的VCCO为2.5V， ...
回答了问题 2020-7-24 15:39

请问Kintex 7如何使用收发器生成8 Gb / s时钟？

caoguiqun

>那么GTREFCLK和TXUSRCLK有什么区别？在继续阅读之前，您需要开始阅读UG476,7系列GTX / GTH用户指南，因为这个问题非常基础，您需要更多知识库才能创建设计。 ------您是否尝试在Google中输入问题？如果没有，你应 ...
回答了问题 2020-7-24 15:25

可以直接将时钟缓冲器的输出连接到HR库吗？

xinxin56

>由于HR银行仅支持LVDS_25，这要求VCCO为2.5V 这是真正的输出，但输入可以是HR库中1.5到3.3V的任何VCCO，除了以下情况...... >我添加了一个外部终端电阻。是的，使用内部DIFF_TERM功能要求HR bank中的VCCO为2.5V， ...
回答了问题 2020-7-24 15:22

如果K480T完成比V690T更早的配置，那么此时V690T的IO高而K480T的IO是三状态它能损坏线路吗？

sagsdc

>当我们使用XPE估算时，690T的电流非常大，你有什么建议吗？ 7VX690T是一款大型，快速的器件，具有大量的I / O和MGT，因此如果您充分发挥其潜力，则需要高电流。如果您认为自己可能错误地使用了XPE，那么可能需要与 ...
回答了问题 2020-7-24 15:15

请问Kintex 7如何使用收发器生成8 Gb / s时钟？

caoguiqun

我不明白你对DRP时钟的固定。此时钟用于动态重配置端口，以便能够动态更改属性值而不是配置。您需要具有提供给GTX的正确外部参考时钟，并且至少需要TXUSRCLK和TXUSRCLK2作为发送数据源。您的系统中可能存在多个问 ...
回答了问题 2020-7-24 15:01

如果K480T完成比V690T更早的配置，那么此时V690T的IO高而K480T的IO是三状态它能损坏线路吗？

sagsdc

>在我们的设计中，V690T和K480T共享一个相同的VCCINT，即1.0V。如果这样做，您需要小心PCB设计，以确保在最大设计电流下两个器件的IR降低将使每个FPGA的VCCINT保持在+/- 3％之内。 >你安装一个电阻来限制电流，还是 ...
回答了问题 2020-7-24 13:36

关于KC705板原理图中错误的解决办法？

60user175

有时评论与电路过时，这似乎发生在这种情况下。您不应将KC705或任何其他电路板用作定制电路板的要求，因为这些是一次性固定实施，并且数据表和用户指南中记录的设备规格可能已更改。 7系列PCB用户指南UG483中介绍 ...
回答了问题 2020-7-24 11:35

Virtex-7开漏问题的解决办法？

cmxzlmw

从您的帖子中不清楚VCCO为1.8V的V-7 FPGA是否有输出缓冲器连接到另一个具有3.3V输入的器件，或者V-7 FPGA是否有连接到的输入缓冲器另一个驱动3.3V到FPGA的器件。如果它是V-7 FPGA输出缓冲器，那么最大电压将为1.8V ...
回答了问题 2020-7-24 10:57

Virtex-7开漏问题的解决办法？

cmxzlmw

你的帖子里不是很清楚。我认为你的电路板的VCCO连接到1.8V，你已经将一个上拉电阻连接到IO和3.3V。如果这是正确的，那么这违反了设备的运行条件，并且您正在损坏设备。如果这不正确，请完整描述您的系统正在做什 ...
回答了问题 2020-7-24 10:28

Virtex-7开漏问题的解决办法？

cmxzlmw

>根据JEDEC LVDS标准，VIH min为2.0V。您必须读错了，因为LVDS的共模电压为1.25V且没有Vih或Vil规格，而是存在Vidiff，它是定义逻辑1或0的P / N引脚之间的差分电压。 ------您是否尝试在Google中输入问题？如果没 ...
回答了问题 2020-7-23 11:09

在HP Bank中如何连接PCI？

S_A_Lucky

您应该使用另一个支持3.3V PCI信号电平的FPGA系列。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...

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