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鹿工程师，我们在设计FPGA电路时遇到一些问题，现在我们希望你能帮助我们。首先我解释一下框架：在PCB上我们有V-690T和K-480T，每个都有一个PROM来配置，他们
应该通信。我们在配置时注意引脚PUDC_B，在配置期间它可以使SelectiO高，如UG470中所述。我的问题是，如果K480T完成比V690T更早的配置，那么此时V690T的IO高而K480T的IO是三 状态，它能损坏线路吗？我们怎么能对它进行报告？我们注意到V690T只有HP银行而K480T HR，它们与LVDS（1.8V组）和LVDS_25（2.5V组）通信，是否可以实现？如果 我们想要节省电源我们可以使用LVDS_25，如果我们提供1.8V？或其他方式的K480T组？我们有一个带K480T的DAC和接口'速度为800Mb / s，是-2和-3系列 同样，当我们选择芯片时为1250Mb / s？非常感谢，但我们确实需要这个。 
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7个回答
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我只能回答你的部分问题。
1）如果配置一个FPGA而另一个不配置，则可以。 我们有两个互连的FPGA，我们有时只配置一个并且一次运行几天。 2）是的，LVDS 1.8V可以与LVDS 2.5V通信。 请记住，LVDS是基于电流的标准（100 mA时为3.5 mA）。 3）检查Kintex-7部件的数据表，了解I / O可以支持哪种速度等级。 丹尼尔 |
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您是否按照数据表按照上电和下电顺序进行操作？
_______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
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是的，我们设计了一个顺序电路，它可以依次提供6个电源。在我们的设计中，V690T和K480T共用一个相同的VCCINT，即1.0V。
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非常感谢，我最关心的是第一个问题。我可以问一个问题，你是否安装了一个限制电流的电阻，或两个FPGA的上限？
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>在我们的设计中，V690T和K480T共享一个相同的VCCINT，即1.0V。
如果这样做，您需要小心PCB设计，以确保在最大设计电流下两个器件的IR降低将使每个FPGA的VCCINT保持在+/- 3％之内。 >你安装一个电阻来限制电流，还是两个FPGA之间的上限？ 为什么你认为需要？ ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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非常感谢您的建议。
>如果这样做，您需要小心PCB设计，以确保在最大设计电流下两个器件的IR降低将使每个FPGA的VCCINT保持在+/- 3％以内。 实际上我们已经改变了有两个电源模块的设计来单独提供FPGA。但是当我们使用XPE进行估算时，690T的电流非常大，你有什么建议吗？ 另一个问题是，我们以800M的数据速率将DAC连接到480T的HR库。您的数据表声称LVDS数据速率在-2 7-K系列中达到1250M，我们的设计是否存在任何问题？ 感谢你的宝贵时间。 |
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>当我们使用XPE估算时，690T的电流非常大，你有什么建议吗？
7VX690T是一款大型，快速的器件，具有大量的I / O和MGT，因此如果您充分发挥其潜力，则需要高电流。 如果您认为自己可能错误地使用了XPE，那么可能需要与您的FAE讨论以完成您的假设。 >我们的设计有什么问题吗？ 这是一个非常开放的问题，没有足够的信息能够提供明智的答案。 与所有高速接口一样，关键组件是确保I / O放置在同一个bank中以实现最小的偏移，并且时钟设计正确。 在将PCB发布到fab之前，您应该完全实现接口并验证接口的所有布局和时序约束。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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