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FPGA I / O工作电压为1.8V，它被用作LVDS缓冲器的使能引脚，工作电压为3.3V至。
。 根据JEDEC LVDS标准，VIH min为2.0V。 我在网上有一个下拉电阻。 我将尝试解决电阻器并将其作为上拉至3.3V。 。 。 当我想驱动逻辑'1'时，我会将FPGA I / O引脚保持在Hi'Z'Impedance状态。 。 所以我的Buffer看到Continous 3.3V，它将会Up。 。 当我想关闭缓冲器时，我在FPGA I / O处驱动逻辑'0'。 。 FPGA I / O引脚看到3.3V（因为上拉连接）。 但它被拉下了。 。 它会造成问题。??? 基本上它只是下沉。 。 。 
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5个回答
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>根据JEDEC LVDS标准，VIH min为2.0V。
您必须读错了，因为LVDS的共模电压为1.25V且没有Vih或Vil规格，而是存在Vidiff，它是定义逻辑1或0的P / N引脚之间的差分电压。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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你的帖子里不是很清楚。
我认为你的电路板的VCCO连接到1.8V，你已经将一个上拉电阻连接到IO和3.3V。 如果这是正确的，那么这违反了设备的运行条件，并且您正在损坏设备。 如果这不正确，请完整描述您的系统正在做什么以及您遇到的问题。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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我使用其中一个工作在3.3V的缓冲器。
错误地，我连接到1.8V的FPGA库。 FPGA始终驱动此缓冲区。 。 这只是静止的siganl，偶尔会打开和关闭buffr。 。 。 请提出一些方法，我可以通过影响FPGA I / O引脚来控制缓冲区。 。 。 |
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从您的帖子中不清楚VCCO为1.8V的V-7 FPGA是否有输出缓冲器连接到另一个具有3.3V输入的器件，或者V-7 FPGA是否有连接到的输入缓冲器
另一个驱动3.3V到FPGA的器件。 如果它是V-7 FPGA输出缓冲器，那么最大电压将为1.8V输出，这可能不足以将其注册为3.3V输入设备的逻辑电压。 您需要检查器件数据手册，看它是否足够高。 如果它不够高，则需要在V-7 FPGA和3.3V器件之间使用电压电平转换器。 如果它是V-7 FPGA输入缓冲器，则通过在输入端提供3.3V来损坏损坏，并且必须在3.3V器件和V-7 FPGA之间插入电压电平转换器。 有关与2.5V和3.3V器件接口的更多信息，请参见XAPP520。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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