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朱寅竹

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他的提问 47 他的回答 283 去回答

回答了问题 2019-3-15 15:01

为什么我不能使用reg变量来指示总线位？

asd008

哎呀，好抓！谢谢你的澄清，Gabor。 www.xilinx.com 以上来自于谷歌翻译以下为原文 Oops, good catch! Thanks for the clarification, Gabor.www.xilinx.com
回答了问题 2019-3-15 14:15

为什么我不能使用reg变量来指示总线位？

asd008

你想合成这个还是模拟？或者两者兼而有之？试试这个：d 以下为原文 Are you trying to synthesize this or simulate? or both? Try this: d
回答了问题 2019-3-12 12:15

axi互连64位到128位异步时钟在收到第一个读请求时会发出意外的读地址=0

asd008

亚瑟，我不明白问题是什么。首先，你谈论读取，现在你在谈论wdata迷路。也许你可以发布一些显示行为的截图？另外，请发布您的.xci文件，显示您如何配置核心。另外，你的主/从设备是什么？自定义IP或Xilinx IP？ ...
回答了问题 2019-3-11 11:23

时钟域跨越fifo时间失败

wznnzw

您使用的是FIFO Generator核心，还是在创建自己的异步fifo？确切地说，哪些信号是失败的？**如果**你有一个设计良好的FIFO，控制信号上有适当的时钟交叉逻辑，那么你应该在CDC路径上设置一个时序异常（例如maxdelay ...
回答了问题 2019-3-11 06:59

无法连接JTAG

60user25

您将不得不对硬件进行一些调查。打开.mhs文件（如果您在IPI中，则打开程序框图）并确定哪个外围设备位于该地址。一旦知道了哪个外设，就必须深入研究代码才能找到实际的寄存器。这不一定是一项微不足道的任务。也 ...
回答了问题 2019-3-8 12:04

有人有经验AXI4-Stream到视频输出IP核吗？

asd008

你有没有把VBLAN的VBLANK信号连接到AXI Stream to Video Out核心？我发现你也必须使用空白信号。 www.xilinx.com 以上来自于谷歌翻译以下为原文 Have you hooked up the VBLANK signals from the VTC to the AXI ...
回答了问题 2019-3-8 11:29

有人有经验AXI4-Stream到视频输出IP核吗？

asd008

您是否看到有效的vsync来自VTC？您可能想要下载视频输出核心的演示测试平台并进行比较。演示TB很容易运行......只需执行一个脚本。您可以在此处下载：http：//www.xilinx.com/products/intellectual-property/axi4 ...
回答了问题 2019-3-8 10:33

有人有经验AXI4-Stream到视频输出IP核吗？

asd008

哦，好吧，那应该没问题。不应该是一个很长的延迟。只是为了确保，你在VTC中未选中“同步到fsync或发电机”选项，对吗？你在主机或从机模式下将AXIS放到视频输出核心吗？ www.xilinx.com 以上来自于谷歌翻译以下 ...
回答了问题 2019-3-8 10:11

有人有经验AXI4-Stream到视频输出IP核吗？

asd008

如果您在检测模式下使用VTC，请注意锁定大约需要3帧。如果您正在使用完整的1080p-ish帧，那么在sim中需要很长时间。那么您的视频定时输入信号（即来自VTC的信号）是否正常工作？您是否可以发布实例化代码和/或截图 ...
回答了问题 2019-3-4 12:17

如何为系统生成器中的DDS赋予阶段值

lcl3977

这取决于你是否会获得该信号的模式。例如，尝试将其设置为SIN_COS_LUT。 www.xilinx.com 以上来自于谷歌翻译以下为原文 It depends on what mode you're in as to whether or not you'll get that signal. Try ...
回答了问题 2019-3-1 13:21

AXI VDMA可以工作，但是少数线路不正确，总是丢包

60user140

我建议在互连上放置chipcope并在VDMA的两侧进行流处理，看看你是否能在实际硬件中发现类似的错误。如果没有，我们可以将其缩小到ARM端设置。 www.xilinx.com 以上来自于谷歌翻译以下为原文 I would recommend p ...
回答了问题 2019-3-1 12:51

AXI VDMA可以工作，但是少数线路不正确，总是丢包

60user140

您是以这种尺寸播放视频，还是仅尝试处理单个图像？ www.xilinx.com 以上来自于谷歌翻译以下为原文 Are you streaming video at this size, or are you only trying to process a single image?www.xilinx.com ...
回答了问题 2019-3-1 12:35

AXI VDMA可以工作，但是少数线路不正确，总是丢包

60user140

我建议在互连上放置chipcope并在VDMA的两侧进行流处理，看看你是否能在实际硬件中发现类似的错误。如果没有，我们可以将其缩小到ARM端设置。 www.xilinx.com 在原帖中查看解决方案以上来自于谷歌翻译以下为原文 ...
回答了问题 2019-3-1 08:45

怎么在Verilog HDL实现对称舍入？

ji56789

看看这里的一些提示： http://www.xilinx.com/support/documentation/user_guides/ug193.pdf “在向无穷大对称舍入时，CARRYIN位设置为结果的符号位栏。这确保了中点负数和正数都从零开始舍入。例如，2.5轮到3轮和 ...
回答了问题 2019-2-28 14:00

可以在EDK中使用Axi4Stream接口/总线吗？

tianwuxue

您可能需要一些方法将AXI Stream转换为AXI4 / AXI4Lite。典型的解决方案是使用AXI DMA。另一种选择是使用datamover。 www.xilinx.com 以上来自于谷歌翻译以下为原文 You'll probably need some way to convert ...

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