axi互连64位到128位异步时钟在收到第一个读请求时会发出意外的读地址=0

通过将axi_interconnect IP（64位到128位）替换为可以解决此问题
axi_dwidth_converter（64bit-to-128bit）+ axi_clock_converter（128bit-to-128bit）
此修改后，此意外读取周期消失。
亚瑟



以下为原文

This problem can be worked around by replacing axi_interconnect IP (64bit-to-128bit) with
axi_dwidth_converter (64bit-to-128bit) +  axi_clock_converter(128bit-to-128bit)
 
This unexpected read cycle is gone after this modification.
 
Arthur
 

遗憾的是，在axi时钟转换器设计中，axi wdata没有正确地从s_axi端口传递到m_axi端口。
似乎Xilinx没有针对异步桥的工作解决方案。
亚瑟



以下为原文

unfortunately, the axi wdata is not correctly passed from s_axi port to m_axi port in axi clock converter design.
It seems that Xilinx has no working solution for asynchronous bridge.
 
Arthur

亚瑟，我不明白问题是什么。
首先，你谈论读取，现在你在谈论wdata迷路。也许你可以发布一些显示行为的截图？
另外，请发布您的.xci文件，显示您如何配置核心。
另外，你的主/从设备是什么？
自定义IP或Xilinx IP？
www.xilinx.com



以下为原文

Arthur,

I don't understand what the problem is. At first, you talk about reads, now you are talking about wdata getting lost.

Perhaps you could post some screenshots showing the behavior? Also, please post your .xci file showing how you have configured the core.
 
Also, what are your master/slave devices? Custom IP or Xilinx IP?
www.xilinx.com

1.首先发现异步axi_interconnect问题存在读取问题 
（一个意外的AXI读取地址= 0）。
2.为了避免这个问题，我尝试使用axi总线宽度转换器+ AXI时钟转换器。 
读取问题消失了。
我开始测试写入事务，发现wdata设置为0而不是 
预期的写入数据。
我重新生成了xci文件。
一个用于axi_interconnect，另一个用于clock_converter。
由于我改变了工作，因此我没有模拟快照。
亚瑟



以下为原文

1. The asynchronous axi_interconnect problem was first found to have a read problem
    (one unexpected AXI read with address=0).
2. To avoid this problem, I tried to use axi bus width converter + AXI clock converter.
    The read problem is gone.  And I started testing write transaction and found that wdata is set to  0 instead of
    the expected write data.
 
I have regenerated xci files. One is for axi_interconnect, the other is for clock_converter.
Since I have changed my job, I have no simulation snapshot for you.
 
Arthur
 

axi_interconnect的主设备是Xilinx的axi_cros***ar IP。
axi_clock_converter的主设备是Xilinx的axi_dwidth_converter IP。



以下为原文

The master device for axi_interconnect is Xilinx's axi_cros***ar IP.  The master device for axi_clock_converter is Xilinx's axi_dwidth_converter IP.

我无法成功附加xci文件，因为类型不匹配。
此外，复制＆amp;
粘贴也超过允许的最大消息。
以下是我如何定制IP。
对于axi_interconnect。（我只想做64位AXI4到128位AXI4桥接器）。
1. Salve接口数量：1
2.地址宽度：32
3.interconnect内部数据宽度可以是128位或64位。
它不会影响结果。
4.主接口：128位从接口：64位。
两者都是异步时钟。
5.所有其他字段都可以是默认的。
（任何更改都不会影响此结果）
=>收到第一次读取后，将生成一个地址= 0的意外读取。
对于AXI_clock_converter：
协议：AXI4
地址宽度：32
数据宽度：128
异步：是的
=> axi wdata会有问题。



以下为原文

I couldn't attach the xci files successfully due to file type mismatch.
Besides, copy & paste also exceeds max message allowed. 
 
Below is how I customized the IPs.
 
For axi_interconnect. (I only want to do 64-bit AXI4-to- 128-bit AXI4 bridge).
1. Number of Salve interfaces: 1
2. address width: 32  
3. interconnect Internal Data width can be 128-bit or 64-bit.  It won't affect the result.
4. Master Interface: 128-bit  Slave interface: 64-bit.  Both are asynchronous clock.
5. all other fields can be default. (any changes won't affect this result)
=>  After receiving the first read, one unexpected read with address = 0 will be generated.
 
For AXI_clock_converter:
protocol:  AXI4
address width:  32
data width:  128
asynchronous:  Yes
=> The axi wdata will have problem.