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石俊梅

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他的提问 34 他的回答 663 去回答

回答了问题 2020-4-3 09:01

时钟区域中的时钟多于每个时钟区域允许的最大时钟数

h1654155957.9433

你好@ hulk789 请附上位于.runs - > impl_1文件夹中的runme.log文件。同时打开合成设计，运行以下命令并在此处附加日志。 opt_design place_ports //将部分放置留在内存中，可用于调试 report_clock_utilization 谢 ...
回答了问题 2020-4-2 09:14

FIFO具有32位输入和8位输出怎么制作？

uuwufydsw

嗨，您可以使用xilinx FIFO发生器IP。查看此链接http://www.xilinx.com/products/intellectual-property/fifo_generator.html 谢谢，迪皮卡。谢谢，迪皮卡.---------------------------------------------- --- ...
回答了问题 2020-4-2 07:07

如何快速更改.coe文件？

报纸弟弟麦花

你好@ moon5756 请参阅以下主题 https://forums.xilinx.com/t5/Simulation-and-Verification/Quick-change-of-COE-file/td-p/172082 https://forums.xilinx.com/t5/System-Logic/change-in-coe-file/td-p/379747 谢 ...
回答了问题 2020-4-2 07:01

如何快速更改.coe文件？

报纸弟弟麦花

你好@ moon5756 请参阅以下主题 https://forums.xilinx.com/t5/Simulation-and-Verification/Quick-change-of-COE-file/td-p/172082 https://forums.xilinx.com/t5/System-Logic/change-in-coe-file/td-p/379747 谢 ...
回答了问题 2020-3-31 10:15

如何将verilog实例化为bd块设计图？

daitz

嗨，使用IP packager将verilog文件打包到IP。在此之后，您可以将ip添加到块设计中。请参阅UG1118和UG1119以获得帮助。谢谢，Deepika。谢谢，迪皮卡.---------------------------------------------- ----------- ...
回答了问题 2020-3-27 11:38

无线传感器网络监护系统的原理是什么？

qwer31

基于无线传感器网络的医疗体系结构基于无线传感器网络的医疗监护系统主要由医疗传感器节点、医疗监护基站（医疗SINK节点）以及社区／医院监护中心这几个部分组成。医疗传感器节点与监护基站组成个人／家庭或者 ...
回答了问题 2020-3-24 07:14

怎么将IP的输出分成小组？

何必太在意

嗨，您可以在块设计中使用Slice IP。谢谢，迪皮卡。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题张贴。如果某人的帖子回 ...
回答了问题 2020-3-24 06:58

怎么将IP的输出分成小组？

何必太在意

嗨，您可以在块设计中使用Slice IP。谢谢，迪皮卡。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题张贴。如果某人的帖子回 ...
回答了问题 2020-3-20 10:25

未知的PLL_ADV错误

lifei639156

您好，请查看此相关主题http://forums.xilinx.com/t5/Design-Tools-Others/BUG-bitgen-uses-uninitialized-memory/td-p/255500Thanks,Deepika。谢谢，迪皮卡.---------------------------------------------- ---- ...
回答了问题 2020-3-20 09:30

如何使用Vivado IP Block Design？

a122392319

嗨，为什么你的项目中有两个相似的层次结构？这是预期的吗？如果您只想要块设计，那么删除块设计之外的所有其他文件，并使用“create hdl wrapper”作为之前的建议。谢谢，Deepika。谢谢，迪皮卡.---------------- ...
回答了问题 2020-3-20 09:14

如何使用Vivado IP Block Design？

a122392319

嗨，右键单击块设计并选择“生成hdl包装器”。这将为bd创建一个包装器文件，您可以使用它在顶级设计中实例化它。谢谢，Deepika。谢谢，迪皮卡.---------------------------------------------- ----------------- ...
回答了问题 2020-3-20 07:17

如何知道xilinx的哪个版本用于构建项目？

xuanxuan19

嗨，在记事本中打开.xise / .ise文件，您可以找到如下所示的版本。谢谢，迪皮卡。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的 ...
回答了问题 2020-3-20 06:42

如何知道xilinx的哪个版本用于构建项目？

xuanxuan19

嗨，在记事本中打开.xise / .ise文件，您可以找到如下所示的版本。谢谢，迪皮卡。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的 ...
回答了问题 2020-3-19 10:48

是否有像ISE一样的vivado中的任何测试平台？

BEIBEIXIN

嗨，刚刚添加write_template -testbench尚未实现。谢谢，Deepika。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题张贴。 ...
回答了问题 2020-3-19 09:54

是否有像ISE一样的vivado中的任何测试平台？

BEIBEIXIN

嗨，您可以在“添加源”中使用“添加或创建模拟源”选项，将测试平台添加到设计中。如果您正在讨论创建自动测试平台，请查看http://forums.xilinx.com/t5/Design-Entry/Vivado-How-to-create-automatic-testbench- ...

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