[问答]

如何将verilog实例化为bd块设计图？

2840 Verilog

问答对人有帮助，内容完整，我也想知道答案 0 你好，我是Xilinx工具的新手。我得到了一个使用block-design（top.bd）创建的顶级IP。我现在有newIP，即new_ip.v 如何将thisnew_ip.v实例化为top.bd？ 0
2020-3-31 10:08:25　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报张杰相关推荐 • Zynq7000的混合Verilog和块设计怎么做 2191 • 如何将ADC的结果放在Verilog组件中 3494 • 如何用Verilog怎样将小数（例如0.2，-3.4之类的）转化为单精度浮点数？ 575 • 如何将十六进制数据转化为JPEG格式的数据？？ 5494 • 关于verilog中的生成块和任务 3424 • 无法在IO BANK 35中将IOSTAND设置为LVDS_25怎么办？ 2069 • labview如何将正弦输出信号转化为0-5V的高低电平？ 3763 • 基于quartusII 原理图与verilog语言设计 4583 • 急！请问DSN 的原理图怎么转化为ddb 格式的原理图阿 3584 • ISE可以将.sch文件转化为.v文件吗？ 5477 1个回答

答案对人有帮助，有参考价值 0 嗨，使用IP packager将verilog文件打包到IP。在此之后，您可以将ip添加到块设计中。请参阅UG1118和UG1119以获得帮助。谢谢，Deepika。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题张贴。如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星）

2020-3-31 10:15:49 评论举报石俊梅