嗨，
我正在使用Spartan 6 LX9 papilio duo EVM板进行我的应用。
我面临着时钟引脚分配的问题。
错误信息如下所示：
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错误：位置：1136 - 此设计包含一个全局缓冲区实例，驱动网络，驱动以下（前30个）非时钟加载引脚。
这不是Spartan-6中推荐的设计实践，因为全局布线的限制可能导致过度延迟，歪斜或不可路由的情况。
建议仅使用BUFG资源来驱动时钟负载。
如果您希望覆盖此建议，可以使用.ucf文件中的CLOCK_DEDICATED_ROUTE约束（如下所示）将此消息降级为警告并允许您的设计继续。
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我的申请是
EN
tiTY adcinterface IS PORT（
FPGA_CLK：IN STD_LOGIC; - 来自板载振荡器的时钟FPGA_RESET_N：IN STD_LOGIC; - 复位----- ADC1 LVDS接口----- ADC_CLKOUT：IN STD_LOGIC; ADC_D0：IN STD_LOGIC;
---
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）;
结束实体;
架构arch_adcinterface OF adcinterface IS
开始
IBUFG_inst：IBUFG通用映射（IBUF_LOW_PWR => TRUE，IOSTANDARD =>“DEFAULT”）端口映射（O => ADC_CLKOUT_Buf， - 时钟缓冲输出I => ADC_CLKOUT - 时钟缓冲输入（直接连接到顶级端口））
;
进程（ADC_CLKOUT_Buf，Fpga_Global_Reset_N）开始if（Fpga_Global_Reset_N ='0'）然后ADC_IN_DATA_sync'0'）;
elsif（rising_edge（ADC_CLKOUT_Buf））然后ADC_IN_DATA_sync结束if;结束进程;
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在UCF中，我将Pins定义如下
NET FPGA_CLK LOC =“P94”|
IOSTANDARD = LVTTL;
#CLKTIMESPEC TS_Period_1 = PERIOD“CLK”31.25 ns HIGH 50％;
NET ADC_CLKOUT LOC =“P99”|
IOSTANDARD = LVTTL;
＃Arduino_22
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我使用了一个通用IO引脚用于ADC_CLKOUT ..并且在映射中，它因上述错误而失败。
有人可以帮助我摆脱它。
我在互联网上搜索，它显示使用BUFG并在UCF中定义INST。
我不确定如何做到这一点。
有人可以建议。
谢谢 ，
Silpa Pagadala。
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