如何解决DCM输入时钟综合产生的错误？

没有原理图。
它是VHDL代码。
只是常规DCM，CLKIN =>内部10 MHz。
我正在使用的DCM的输出是CLOCK_STOPPED。
其他一切都是“开放的”。
我使用ISE 2016.4生成核心，输入为10 MHz，单输出为10 MHz。
输出未使用。

@游泳队
如果您参考STATUS [1]，那么根据UG382（v1.10）第71页，此状态仅在连接CLKFB输入时可用。
听起来你的连接很少，所以这可能是你的问题，你需要再建几个连接来获得你想要的状态指示。
Ken Chapman英国Xilinx主要工程师

这是我使用的核心：
txstop_inst：entity tx_dcm
端口映射（CLK_IN1 => sig10MHz， - 内部生成的10 MHz时钟，打开和关闭 
CLK_OUT1 =>开路， - 10 MHz但未使用 
RESET =>'0'， 
STATUS =>打开， 
INPUT_CLK_STOPPED => clock_stopped - 我用这个信号 
LOCKED =>打开， 
CLK_VALID =>打开）;
合成器抱怨：
“端口”I“实例化”DCM“焊盘未连接到芯片I / O引脚”。
换句话说，（I）是DCM中的IBUFG。
这意味着CLK_IN1
没有信号。
至少那是我对错误信息的理解。
DCM无法使用内部生成的时钟？

对不起，如果我听起来有点“左边的场地”，但是你想要做什么（在更高的层次上）？
显然，10 MHz不是你的系统时钟，所以如果你想要检测这个时钟何时停止并不容易实现那个逻辑而不是试图稍微超出其预期的上下文？
----------“我们必须学会做的事情，我们从实践中学习。”
- 亚里士多德