使用DCM时132MHz时钟的占空比是否为50％

Z，
是的，CLKFX输出标称值为50％，+ /  -  5％。
抖动是由ISE中的抖动计算器向导预测的。
占空比+/- 5％规范的原因只是“正常”工艺变化，因此我们假设给定部分的占空比为47％。
另一部分可能是51％，依此类推。
在占空比的顶部，存在上述抖动，来自抽头延迟线多路复用器选择不同的抽头以获得正确的频率（每9个输入时钟22个时钟）。
如果DCM模式使用CLKFB引脚，则每9个输入时钟，输出时钟（FX）被强制（硬对齐），以便CLKIN上升沿和CLKFX上升沿对齐到+/- 100ps
。
因此，来自抖动抖动的最大“命中”发生在每9个输入时钟或每22个输出时钟。
在查看使用CLKFX的上升沿或下降沿的时序时，不要忘记抖动和占空比。
如果您有适当的约束，这应该由工具自动完成。
检查一下，并确保CLKFX时钟域的数据路径有足够的松弛。
Austin Lesea主要工程师Xilinx San Jose



以下为原文

z,
 
Yes, the CLKFX output is nominally 50%, +/- 5%.

The jitter is as predicted by the jitter calculator wizard in ISE.
 
The reason for the +/-5% specification on duty cycle is just "normal" process variations, so let us suppose a given part is 47% duty cycle.  Another part might be 51%, and so on.
 
On top of the duty cycle, there is the jitter mentioned above, from the tapped delay line multiplexer choosing different taps to get the right freqency (22 clocks for every 9 input clocks).
 
If the DCM mode is such that the CLKFB pin is used, then every 9 input clocks, the output clock (FX) is forced (hard-aligned) so that the CLKIN rising edge, and the CLKFX rising edge align to +/- 100ps.  Thus the biggest "hit" from the tap jitter occurs every 9 input clocks, or every 22 output clocks.
 
When looking at the timing of using the rising, or falling edge of CLKFX, don't forget the jitter, and the duty cycle.  This should all get done automatically by the tools, if you have the proper constraint.  Check that you do, and that you have sufficient slack on the data paths for the CLKFX clock domain.
 
 
Austin Lesea
Principal Engineer
Xilinx San Jose

Mr.Lesea，
谢谢你的快速回复！
有一些问题：
1.如果我们使用CLKFX，有什么方法可以减少偏差？
2.如果我们想让CLK2X创建一个108MHz的时钟（外部时钟也是54MHz），会有同样的问题吗？
3.为了获得132MHz时钟使用54MHz外置，有没有一个很好的方法来解决这个问题？
谢谢！



以下为原文

Mr.Lesea,
 
Thank you for your swift reply!
 
There are some questions:
1. If we use CLKFX, is there any way can reduce the deviation?
2. If we want to use CLK2X to creat a 108MHz clock ( the external clock is also 54MHz ), will have the same problem?
3. In order to get 132MHz clock use 54MHz external, is there a good way to solve this problem?
 
Thank you!

Z，1。
无法改善CLKFX抖动，除了使用更小的M，更小的D.较小的M和D值比较大的M和D值具有更少的抖动。
频率准确，没有频率偏差，只有相位噪声（抖动）2。
CLK2X的峰峰值抖动可能要小3到4倍。
此输出来自DLL部分，而不是DFS部分，它具有较少的抖动3。
CLKFX。
有几百ps的抖动p-p是个问题，为什么呢？
对于大多数设计而言，具有强大的开关输出和一个时钟域，在没有CLKFX的情况下，抖动可高达1000 ps。
如果抖动是一个问题，你必须努力工作以保持所有开关噪声低（使用时钟的不同相位来分散瞬态，使用慢速偏移，较弱的IO，使用LVDS IO等......）DCM将
是你最少的问题。
Austin Lesea主要工程师Xilinx San Jose



以下为原文

z,

1.  No way to improve CLKFX jitter, except to use a smaller M, smaller D.  Smaller M and D values have less jitter than larger M and D values.  The frequency is exact, there is no frequency deviation, only phase noise (jitter)
2.  CLK2X has perhaps 3 to 4 times less peak to peak jitter.  This output is from the DLL part, not the DFS part, which has less jitter
3.  CLKFX.  Having a few hundreds of ps jitter p-p is a problem, why?  With strong switching outputs, and one clock domain for most of a design, jitter can be as high as 1000 ps, without the CLKFX.  If jitter is a problem, you have to work hard to keep all switching noise low (use different phases of a clock to spread out the transients, use slow skew, weaker IO, use LVDS IO, etc....)  The DCM will be the least of your probelms.Austin Lesea
Principal Engineer
Xilinx San Jose

Mr.Lesea
谢谢您的回复。
还有一个问题，以下是我们的设计： 
------> CLK +
132MHz时钟---> OBUFDS- |
======> DDR2芯片 
------> CLK-
我们发现CLK +的占空比为48％，CLK-的占空比为43％，因此，交叉点存在一些问题。
附件是一个波形。
我们怎样才能解决这个问题。
谢谢！！！



以下为原文

Mr.Lesea
 
Thank you for your reply.
 
There is another question, following is our design:
 
                                                    ------>CLK+
132MHz clock --->OBUFDS-|                        ======> DDR2 Chip
                                                    ------>CLK-
 
We found that the duty cycle of the CLK+ is 48% and the duty cycle of CLK- is 43%, because of this, the cross point have some problems. 
 
Attachment is a waveform.
 
How can we tackle this problem.
 
Thank you!!!