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【锆石A4 FPGA试用体验】IP核之PLL（一）新建IP核

2016-9-23 21:44:10 3046 Altera FFT IP核

0 通过Quartus II 软件创建PLL IP核。首先，要新建一个工程，这个方法在之前的帖子中已经发过，不会的可以查看前面的相关帖子。创建好自己的工程：打开如下的菜单： Tools---MegaWizard Plug-In Manager 打开后，可以看到如下的界面，其中有三个选项。第一个：创建IP核第二个：编辑一个创建好的IP核第三个：复制一个创建好的IP核我们选择第一个选项，创建一个IP核。点击“Next” 选择好语言为Verilog HDL 在I/O下找到PLL 点击“Next” 输入输入时钟为50MHz 点击“Next”后，跳到下面的界面。这里为了简单，只保留了inclk0与c0两个信号。选择点击“Output Clocks”标签。设置c0输出为10MHz，点空比为50%，相位偏移为0. 点击“Next” 设置c1信号，这是一个使能信号，设置为20MHz ，相位偏移为0，占空比为50%。点击“Finish”，在如下的界面中，选择上PLL_inst.v 新建一个Verilog文件，把刚才生成的Verilog文件复制进来，修改后最终如下： module My_PLL ( CLK_50M, RST_N, LED1, LED2 ); input CLK_50M; input RST_N ; output LED1; output LED2 ; PLL PLL_inst ( .inclk0 (CLK_50M ), .c0 ( LED1 ), .c1 ( LED2 ) ); endmodule 复制代码分配管脚。进行工程的全编译。烧的开发板上，由于频率是相当高的，人眼无法分辨，使用示波器测量，波形正确。 0
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