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【锆石A4 FPGA试用体验】IP核之FIFO（一）创建与配置

2016-10-4 14:38:07 5899 Altera FFT IP核

0 本帖最后由 jinyi7016 于 2016-10-15 16:29 编辑 FIFO（First Input First Output），即先进先出队列。在超市购物之后会提着我们满满的购物车来到收银台排在结账队伍的最后，眼睁睁地看着前面的客户一个个离开。这就是一种先进先出机制，先排队的客户先行结账离开。 FIFO队列不对报文进行分类，当报文进入接口的速度大于接口能发送的速度时，FIFO按报文到达接口的先后顺序让报文进入队列，同时，FIFO在队列的出口让报文按进队的顺序出队，先进的报文将先出队，后进的报文将后出队。 FIFO队列具有处理简单，开销小的优点。但FIFO不区分报文类型，采用尽力而为的转发模式，使对时间敏感的实时应用（如VoIP）的延迟得不到保证，关键业务的带宽也不能得到保证。 FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集，另一端是计算机的PCI总线，假设其AD采集的速率为16位 100K SPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。新建工程，这里可以看到，工程建立时，已经配置好了仿真工具与语言了。这样后面再仿真的时候就不再用去修改了。还记得PLL、RAM、ROM IP核是怎么建的么，都是同一个菜单栏。 Tools--> MegaWizard Plug-In Manager 打开后，找到FIFOIP核，命名为FIFO。点击　“Next”，有如下界面。设置FIFO的大小为32words. 转到SCFIFO Options界面。使用默认配置，使用full、empty、usedw[]三个信号。点击“Finish”，选中FIFO_inst.v，再“Finish” 新建一个Verilog HDL文件，在顶层模块中实例化我们的FIFO IP核。 module My_FIFO ( CLK_50M,RST_N, wrdata,rddata,wren,rden,time_cnt, usedw,full,empty ); input CLK_50M; input RST_N; output reg [5:0] time_cnt; output reg [7:0] wrdata; output [7:0] rddata; output wren; output rden; output [4:0] usedw; output full; output empty; reg [5:0] time_cnt_n; reg [7:0] wrdata_n; always @ (posedge CLK_50M or negedge RST_N) begin if(!RST_N) time_cnt <= 1'b0; else time_cnt <= time_cnt_n; end always @ () begin if(time_cnt == 6'd63) time_cnt_n = 1'b0; else time_cnt_n = time_cnt + 1'b1; end assign wren = (time_cnt >= 1'b0 && time_cnt <= 5'd31) ? 1'b1 : 1'b0; always @ (negedge CLK_50M or negedge RST_N) begin if(!RST_N) wrdata <= 1'b0; else wrdata <= wrdata_n; end always @ () begin if(time_cnt >= 1'b0 && time_cnt <= 5'd31) wrdata_n = time_cnt; else wrdata_n = wrdata; end assign rden = (time_cnt >= 6'd32 && time_cnt <= 6'd63) ? 1'b1 : 1'b0; FIFO FIFO_inst ( .clock (CLK_50M ), .wrreq (wren ), .data (wrdata ), .rdreq (rden ), .q (rddata ), .empty (empty ), .full (full ), .usedw (usedw ) ); endmodule 复制代码与RAM不同的是，FIFO的读写是不需要地址的，因为它是先进先出的，地址是没有意义的。对比FIFO与RAM的程序，也只是去掉了地址线。代码中，同样有一个always模块的时序电路充当计数器的角色。其他的always就是产生写入的，生成读写使能信号，例化FIFO IP核。这个FIFO IP核同样不能在开发板上看到直观的现象，只能靠仿真了。 0
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