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【锆石A4 FPGA试用体验】IP核之RAM（一）创建与配置

2016-10-1 11:07:42 5823 Altera FFT IP核

0 新建一个工程为My_RAM。步骤不再具体说明，工程信息如下图。建好工程后，在菜单栏： Tools --> MegaWizard Plug-InManager ，打开后，点击“Next”，进入IP核的选择，这里要选择RAM IP核。点击“Next”。进入到IP核的配置界面。这里同样，把大小设置为32words，位宽为8位。其他设置先默认。下一步，我们增加一个读使能信号。也就是只有这个信号有效时，才可以读取RAM中的数据。还记得这里的 q’ output port么，这里选择上了，也可以去掉。配置好后，点击“Finish”，勾选择RAM_inst.v。之后，在顶层模块中实现RAM IP核的例化。代码如下： module Verilog_Ip_RAM ( CLK_50M,RST_N,address,wrdata,rddata,wren,rden,time_cnt ); input CLK_50M; input RST_N; output reg [5:0] time_cnt; output reg [4:0] address; output reg [7:0] wrdata; output [7:0] rddata; output wren; output rden; reg [5:0] time_cnt_n; reg [4:0] address_n; reg [7:0] wrdata_n; always @ (posedge CLK_50M or negedge RST_N) begin if(!RST_N) time_cnt <= 1'b0; else time_cnt <= time_cnt_n; end always @ () begin if(time_cnt == 6'd63) time_cnt_n = 1'b0; else time_cnt_n = time_cnt + 1'b1; end always @ (negedge CLK_50M or negedge RST_N) begin if(!RST_N) address <= 1'b0; else address <= address_n; end always @ () begin if(address == 5'd31) address_n = 1'b0; else address_n = address + 1'b1; end assign wren = (time_cnt >= 1'b0 && time_cnt <= 5'd31) ? 1'b1 : 1'b0; always @ (negedge CLK_50M or negedge RST_N) begin if(!RST_N) wrdata <= 1'b0; else wrdata <= wrdata_n; end always @ () begin if(time_cnt >= 1'b0 && time_cnt <= 5'd31) wrdata_n = time_cnt; else wrdata_n = wrdata; end assign rden = (time_cnt >= 6'd32 && time_cnt <= 6'd63) ? 1'b1 : 1'b0; RAM RAM_inst ( .address (address ), .clock (CLK_50M ), .data (wrdata ), .rden (rden ), .wren (wren ), .q (rddata ) ); endmodule 复制代码* 代码中包含两个always模块，一个是时序电路，构成了一个计数器，从0到63后清零。后面的两个always模块用心生成ARM的地址信号，地址从0到31。之后的assign用来生成写使能信号，再后面的always模块用来写入RAM IP核中数据。然后，一个assign 生成读使能信号，最后就是例化RAM IP核。这部分的使用无法用显示的方法在开发板上看到直观的现象。故，之后要通过仿真来查看运行结果。 0
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