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基于FPGA的数字钟设计（Verilog语言）附源码

2016-8-7 22:26:33 23947 数字钟

2 最近写了个数字钟的程序，可走时，可校时，内部模块化设计，许多小模块例如数码管扫描，按键消抖，系统时钟分频等可移植到其他工程，需要的可以下下来看看 8 PRJ_6_Dig_CLK.zip 8 MB , 下载次数: 7574
举报淘帖0 只看该作者最近下载过的用户(403) 相关推荐 • 基于 FPGA Vivado 的数字钟设计（附源工程） 502 • Verilog数字钟问题 4148 • Verilog HDL 高级数字设计源码 5810 • 基于FPGA vivado 17.2 的数字钟设计 7767 • 基于Verilog语言的实用FPGA设计(美）科夫曼 3061 • 基于FPGA的LCD12864显示的数字钟 5045 • 基于FPGA显示数字钟 3638 • 基于FPGA的数字钟设计 7543 • 基于VHDL语言含秒表数字钟仿真和引脚设置 3088 • FPGA毕业论文选题大全 24000 59条评论发表评论只看该作者

牛士佳 · 2016-8-7 22:40:25 沙发值得表扬，不错

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顾小凉 · 2016-8-8 10:41:12 板凳厉害看一下

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Yang · 2016-8-9 22:40:59 4^# 看一看

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郑明 · 2016-8-12 17:31:05 5^# 谢谢分享

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车太贤 · 2016-9-5 21:21:52 6^# 学习！！！！！！！！！！

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WDJ · 2016-9-5 21:37:14 7^# 谢谢分享，学习了

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高杨 · 2016-9-8 20:04:06 8^# 感谢楼主分享，学习了！

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张达文 · 2016-12-7 11:19:15 9^# 哦哦看看看看。。。。

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张大猛 · 2016-12-15 17:05:32 10^# 谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享谢谢分享

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NUM1 · 2016-12-22 10:49:23 11^# 谢谢谢谢谢谢谢谢

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NUM1 · 2016-12-22 11:57:10 12^# 楼主怎样给个总的原理图看看

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gaoxiaxiang · 2017-3-18 09:46:23 13^# 哈哈哈哈或或或或或或或或或或或或或或

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AaronWP · 2017-3-19 09:53:27 14^# 看看很需要

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AaronWP · 2017-3-19 09:55:53 15^# 我来看看

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李裕康 · 2017-3-21 15:43:56 16^# 非常感谢，

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赵信 · 2017-3-29 09:30:27 17^# 谢谢！

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C朗拿度_夏郢 · 2017-3-31 10:48:07 18^#

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C朗拿度_夏郢 · 2017-3-31 10:48:18 19^#

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Jeason · 2017-4-8 15:25:44 20^# 多谢楼主……→_→

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