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基于FPGA的数字钟设计（Verilog语言）附源码

2016-8-7 22:26:33 23175 数字钟

2 最近写了个数字钟的程序，可走时，可校时，内部模块化设计，许多小模块例如数码管扫描，按键消抖，系统时钟分频等可移植到其他工程，需要的可以下下来看看 8 PRJ_6_Dig_CLK.zip 8 MB , 下载次数: 7564
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七天的蓝色妖姬 · 2017-5-4 15:05:16 22^# 学习了，支持一下啊

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窦立刚 · 2017-6-5 23:20:11 23^# 学习学习学习，谢谢！

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h1654155279.4781 · 2017-6-6 15:22:24 24^# 谢谢老师

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李达 · 2017-6-8 00:10:03 25^# 厉害

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Jenny · 2017-7-7 13:27:59 26^# 正好课程设计做这个，来学习一下，我只会做基本模块TAT

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陈庆 · 2017-7-25 11:07:13 27^# 多谢大佬！！

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luoosing · 2017-8-28 16:54:46 28^# 多谢，学习学习

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郭建盛 · 2017-8-31 16:32:46 29^# 用什么软件打开的啊？急啊~~~~

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lileidtk · 2017-10-25 19:30:06 30^# 谢谢分享！

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胡克 · 2017-10-26 20:21:22 31^# 谢谢分享，赞一个

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kevinmao · 2017-10-28 10:34:23 32^# 谢谢楼主的分享

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yrzc · 2017-10-31 22:47:24 33^# 感谢楼主

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大瓢虫 · 2017-11-8 14:41:32 34^# 你好，在吗

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曹锴 · 2017-11-18 20:52:42 35^# 不错，借鉴了

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kevinmao · 2017-11-20 19:51:51 36^# 谢谢大神的分享

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调皮文文 · 2017-11-24 19:17:18 37^# 感谢分享，要是加个功能仿真的测试程序那就极好了

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QrZ雅 · 2017-12-10 09:56:50 38^# 谢谢

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QrZ雅 · 2017-12-11 18:57:41 39^# 感谢，好用

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东dong118816 · 2017-12-19 14:31:49 40^# 听说回帖有积分，膜拜大神

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东dong118816 · 2017-12-19 15:33:57 41^# 谢谢分享谢谢分享谢谢分享

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