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基于FPGA的数字钟设计（Verilog语言）附源码

2016-8-7 22:26:33 23174 数字钟

2 最近写了个数字钟的程序，可走时，可校时，内部模块化设计，许多小模块例如数码管扫描，按键消抖，系统时钟分频等可移植到其他工程，需要的可以下下来看看 8 PRJ_6_Dig_CLK.zip 8 MB , 下载次数: 7564
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东dong118816 · 2017-12-19 15:34:04 42^# 谢谢分享谢谢分享谢谢分享

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让我撒野 · 2017-12-21 00:09:07 43^# 谢谢分享

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电子新人啊 · 2017-12-25 21:02:51 44^# 谢谢啦很用用做毕业设计哈哈哈哈或

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千行灯 · 2017-12-26 14:07:56 45^# 感谢楼主

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Delphinus · 2017-12-27 11:19:17 46^# 谢谢分享，谢谢分享

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fd · 2018-1-2 10:18:38 47^# 可以给一些指导吗前辈，我的wx D877567

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盼盼 · 2018-1-9 20:42:19 48^# 有个重叠了

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邱明月 · 2018-1-24 16:21:28 49^#

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滴答滴 · 2018-3-9 22:41:20 50^# 谢谢楼主的分享

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黎小胖墩 · 2018-3-16 19:32:28 51^# 谢谢谢谢谢谢楼主~~~

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郑天成 · 2018-4-21 22:25:24 52^# 正在学verilog 很有用哦

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11 · 2018-4-26 09:25:18 53^# Thanks♪(･ω･)

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CrazyQueen · 2018-5-4 23:33:25 54^# 感谢楼主，看看很需要

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辉 · 2018-5-9 20:37:16 55^# 感谢楼主分享，学习了！

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孟先生 · 2018-5-10 23:41:32 56^# 厉害了，mark一下

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梁绍飞 · 2018-6-5 05:31:44 57^# 谢谢分享，正需要数字钟的code来学习。

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徐鹏 · 2018-6-5 12:08:19 58^# 感谢。。。。。

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LQH9249 · 2018-6-30 09:48:21 59^# 厉害看一下.........

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未若成于天 · 2018-7-11 11:24:41 60^# 用的什么软件？？

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jf_1689824269.2750 · 2018-7-23 17:06:50 61^# 怎样打开啊？？

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