完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
各位大神看看下面的代码,编译会出现Error (10170): Verilog HDL syntax error at driver.v(13) near text "begin"; expecting ";" 的错误,不知道什么原因啊。
module driver(clk_in, rst,clk_out); input clk_in; input rst; output clk_out; reg clk_out; reg [2:0]k; always@(posedge clk_in or posedge rst)begin if(rst) begin k<=0; clk_out <= 1'b0; end elseif(k==4)begin k<=0; clk_out <= ~clk_out; end else k<=k+1; end endmodule |
|
相关推荐
|
|
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-10-1 17:05 , Processed in 0.544578 second(s), Total 71, Slave 53 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号