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各位大神看看下面的代码，编译会出现Error (10170): Verilog HDL syntax error at driver.v(13) near text "begin"; expecting ";" 的错误，不知道什么原因啊。
module driver(clk_in, rst,clk_out); input clk_in; input rst; output clk_out; reg clk_out; reg [2:0]k; always@(posedge clk_in or posedge rst)begin if(rst) begin k<=0; clk_out <= 1'b0; end elseif(k==4)begin k<=0; clk_out <= ~clk_out; end else k<=k+1; end endmodule 
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