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在查阅CPLD设计的相关资料的时候,看到有文章说过当时钟晶振超过20M的时候,最好采用流水线操作
现在我用的EPM240T100C5才用的是50M的晶振 那么我可不可以将时钟先分频,然后将分频后的时钟作为一个新的系统时钟,所有的设计都是基于这个时钟来设计呢 在编译时候会出现警告,是一个关于buff的警告 并且仿真时正确的,但是下载到硬件发现不是很符合设计要求 查阅资料说有的CPLD里面会有PLL模块,可是有的么有。没有的用时钟分频后的信号作为新的时钟触发是不科学的,所以在此询问各位大神。给个经验说法吧 |
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