[问答]

VHDL转化为verilog中process中既有 :=和<= 赋值，怎么转啊？？？

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问答对人有帮助，内容完整，我也想知道答案 0 VHDL转化为verilog中process中既有 :=和<= 赋值，怎么转啊？？？例以下代码： process(rst,clk) variable nkt: std_logic_vector(16 downto 0); variable nktb: std_logic_vector(16 downto 0); begin if rst='1' then strobe <= '0'; nk <= (others=>'0'); u <= B"0100_0000_0000_0000";--0.5 nkt:=B"00110_0000_0000_0000";--0.75 nktb:=B"00110_0000_0000_0000";--0.75 elsif rising_edge(clk) then --设置一个变量nktb,先将nkt的值存起来 nktb:=nkt; nkt:=nkt-w; if nkt<0 then nkt:=nkt+B"0_1000_0000_0000_0000";--负值+1,相当于mod(1) nk <=nkt(15 downto 0); --当nkt<0时，将nkt减去w值之前的值乘以2作为u值。 u <= (nktb(14 downto 0)&'0');--u=2*nk strobe <= '1'; else nk <= nkt(15 downto 0); strobe <='0'; end if; end if; end process; 1
2015-1-16 15:58:58　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报石君明相关推荐 • 请问高手Verilog中引用VHDL原件? 1309 • 如何用Verilog怎样将小数（例如0.2，-3.4之类的）转化为单精度浮点数？ 263 • Verilog中阻塞赋值与非阻塞赋值的区别是什么 1327 • ISE可以将.sch文件转化为.v文件吗？ 5167 • 在VHDL中是否有任何Verilog`ifdef等效的例子？ 3063 • 在verilog语句中，非阻塞赋值和小于等于均使用符号“＜=”，如何区分＜=所表示的含义？ 1114 • nTrace中的信号添加的nWave中报路径错误（Verilog VHDL mix） 3556 • 科学计数如何转化为数字。 4090 • 关于VHDL中的信号读取问题，求解答 2923 • VHDL中的二维数组怎么实现 5516