Verilog综合遇到的这样的警告如何处理

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问答对人有帮助，内容完整，我也想知道答案 0 大家好：请教个问题我是个初学者对Verilog运用不是很熟悉。我定义了一个输出寄存器 output reg[15:0] INT_PWM_BLOCK,当条件满足，把这个寄存器的第0位置0，否则为1，,我想知道其余位没有用到需要处理吗？如果不作处理，综合时从第一位到第十五位会报这样的警告：Xst:1710 - FF/Latch <1> (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process. 0
2015-3-5 15:29:00　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报小麦地相关推荐 • verilog 循环以及@(clock)的综合 2947 • verilog的仿真和综合有什么区别？ 9134 • 单片机程序出现以下警告 1138 • 使用Spartan 3E和ISE 10.1.02收到警告 1289 • agile_modbus遇到一个rtu主机要求crc16值要swap时如何处理呢 2520 • 如何利用Verilog去处理双向信号呢 2333 • 如何为后综合模拟和/或后PAR网表模拟生成VHDL或Verilog网表？ 2057 • synplify综合问题，跪求解决方法 3214 • verilog 求助！ 6494 • verilog事件控制语句问题 5694 2个回答

答案对人有帮助，有参考价值 0 要不你先给赋个初值试试

2015-3-6 21:31:04 评论举报陈勇

答案对人有帮助，有参考价值 0 如果你不用的话，1~15位的寄存器会被优化掉，不影响你既有的逻辑，但是这是一种不好的coding style

2015-3-8 11:04:41 评论举报 leiqiujay