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大家好:请教个问题 我是个初学者 对Verilog运用不是很熟悉。我定义了一个输出寄存器
output reg[15:0] INT_PWM_BLOCK,当条件满足,把这个寄存器的第0位置0,否则为1,,我想知道其余位没有用到需要处理吗?如果不作处理,综合时从第一位到第十五位会报这样的警告:Xst:1710 - FF/Latch <1> (without init value) has a constant value of 0 in block |
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2个回答
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要不你先给赋个初值试试
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