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【FPGA每周一练汇总帖】FPGA的HDL建模持续更新

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问答对人有帮助，内容完整，我也想知道答案 0 【FPGA每周一练汇总帖】FPGA的HDL建模持续更新课程简介：这一版的论坛笔记只适合入门者，因为这论坛笔记按着由浅入深编辑的，只适合做入门引子。建议初学者者先从一些权威的参考书去了解“什么是Verlilog HDL 语言”，同时在跟着我们的论坛笔记进行练习，以达到快速理解的目的。FPGA 宛一堆乐高积和Verilog HDL 是自己的手（工具），自己可以随心所愿的要怎么拆就怎么拆。第一周： 1、设计一个全加器。 module MUX( C,D,E,F,S,out); input C,D,E,F ; //input input [1:0] S ; //select control output reg out ; //result //___________________cut_______________________// always@(C or D or E or F or S) begin case (S) 2'b00 : Mux_out = C ; 2'b01 : Mux_out = D ; 2'b10 : Mux_out = E ; default : Mux_out = F ; endcase end endmodule 复制代码 2、四选一的多路选择器。 module fulladd(cout, sum, ain, bin, cin); input ain, bin, cin; //input output sum, cout; wire sum; //summation wire cout; //carry output //________________________cut__________________________// assign sum = ain ^ bin ^ cin; assign cout = (ain & bin) \| (bin & cin) \| (ain & cin); endmodule 复制代码第二周：1、设计一个10进制计数器； module count(clk,rstn,en,dout); input clk,rstn,en; output reg [4:0] dout; always@(posedge clk or negedge rstn) if (!rstn) dout<=4'b0000; else if(en==1'b1) begin if(dout==4'b1010) dout<=4'b0000; else dout<=dout+1; end endmodule 复制代码 2、设计3-8译码器。 module decode(Ain,en,dout); input [2:0] Ain; input en; output reg [7:0] dout; always@(en or Ain) if(en==1'b1) case(Ain) 3'b000: dout <= 8'b11111110; 3'b001: dout <= 8'b11111101; 3'b010: dout <= 8'b11111011; 3'b011: dout <= 8'b11110111; 3'b100: dout <= 8'b11101111; 3'b101: dout <= 8'b11011111; 3'b110: dout <= 8'b10111111; 3'b111: dout <= 8'b01111111; endcase else dout<=8'b11111111; 复制代码第三周：用Verilog HDL设计 1、8位循环移位寄存器 module shift ( input clk,rstn， output reg [7:0] dout ); /*************************************/ always@(posedge clk or negedge rstn) begin if(!rstn) dout[7:0]<=8'b00000001; else dout[7:0]<={dout[6:0],dout[7]}; end /************************************/ endmodule 复制代码* 2、D触发器（上升沿触发） module d ( input clk,clr,din, output q; ); reg din,q; /*************************************/ always@(posedge clk) if(clr) q<=0; else q<=din; /************************************/ endmodule 复制代码* 更多内容：【FPGA每周一练】FPGA的HDL建模第一周【FPGA每周一练】FPGA的HDL建模第二周【FPGA每周一练】FPGA的HDL建模第三周【FPGA每周一练】第四周：用Verilog HDL设计 2
2014-12-11 13:57:00　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报 Elecfans管家相关推荐 • FPGA每周一练火热上线，带你一点一滴学习FPGA 6975 • 【FPGA每周一练】FPGA的HDL建模第三周 12215 • 【FPGA每周一练】FPGA的HDL建模第一周 10165 • 【FPGA每周一练】FPGA的HDL建模第二周 6246 • 关于Pads的每日一练，你有什么想问的吗？ 9338 • LabVIEW每日一练汇总贴（1.20更新）（已颁奖） 82699 • 每日一练 3592 • FPGA版块每周十问，更多礼品等你来拿！ 3102 • 每日一练无法回复，看不到答案 4082 • FPGA入门 3878 3个回答