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【FPGA每周一练】FPGA的HDL建模第二周

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问答对人有帮助，内容完整，我也想知道答案 0 【FPGA每周一练】FPGA的HDL建模第二周今天迎来了我们的FPGA每周一练第二周首先回答上周一位坛友@sunedi561的提：全加器有什么典型应用？简单来说全加器除了可以用作二进制数的加法运算外，还可以应用在其它方向。例如：二进制的减法、乘法运算、BCD码的加法、减法、码组变换、数码比较，以及其它组合电路的设计等方面。话入正题：感谢大家的热情参与，感谢大家的积极回复。对于上周问题 1.用Verilog实现设计一个全加 2.四选一的多路选择器。我看见对选择器是设计基本一样，使用的是CASE语句，用CASE语句可以实现无优先级的选择。当然在新版Verilog综合器中使用IF时只要条件变量各不相同，且相斥，也是可以综合出无优先级的。那我还是在写一遍： module MUX( C,D,E,F,S,out); input C,D,E,F ; //input input [1:0] S ; //select control output reg out ; //result //___________________cut_______________________// always@(C or D or E or F or S) begin case (S) 2'b00 : Mux_out = C ; 2'b01 : Mux_out = D ; 2'b10 : Mux_out = E ; default : Mux_out = F ; endcase end endmodule 复制代码但是在全加器上问题还是挺多的，不过不是严重问题。首先问题是我在写问题的时候写错一个字，我想写的是设计“一位全加器”但是写成了“一个全加器”。好在大家都理解了题目意思。很多人会把写Verilog代码想象成写C类程序。事实上这种想法是不对的，因为Verilog是硬件描述语言。何为硬件描述语言？就是描述电路的，描述功能，实现功能。只要功能实现了，代码就要像看女生的超短裙一样，越短越好。但是你写的代码不单纯是给计算机读的，如果如果单纯的给计算机读，那好啦，写0101010101....计算机岂不是很开心。代码最主要就是给人读的，给人读的就要注意什么？可读性！！（这个是个很重要的问题，这个课程结束后，可能会讲RTL编码规范，到时候细讲。）那我们此次的代码要怎样写呢？我也给个参考： module fulladd(cout, sum, ain, bin, cin); input ain, bin, cin; //input output sum, cout; wire sum; //summation wire cout; //carry output //________________________cut__________________________// assign sum = ain ^ bin ^ cin; assign cout = (ain & bin) \| (bin & cin) \| (ain & cin); endmodule 复制代码本周问题来了： 1、设计一个10进制计数器； 2、设计3-8译码器。欢迎各位朋友们积极跟帖回答交流，希望能和大家在学习FPGA的道路上携手共进，共同进步，如果有任何问题也可回帖探讨！【FPGA每周一练】FPGA的HDL建模第一周 0
2014-11-26 15:29:27　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答举报 Elecfans管家相关推荐 • 【FPGA每周一练】FPGA的HDL建模第三周 12651 • FPGA每周一练火热上线，带你一点一滴学习FPGA 7294 • 【FPGA每周一练汇总帖】FPGA的HDL建模持续更新 9613 • 【FPGA每周一练】FPGA的HDL建模第一周 10708 • 关于Pads的每日一练，你有什么想问的吗？ 10210 • LabVIEW每日一练汇总贴（1.20更新）（已颁奖） 84498 • 每日一练 3983 • FPGA版块每周十问，更多礼品等你来拿！ 3336 • EMC技术问题每周一答（一） 5111 • 每日一练无法回复，看不到答案 4493 18个回答

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2014-11-26 15:37:18 评论举报 chenchu0910

答案对人有帮助，有参考价值 0 本帖最后由 jone_j 于 2014-11-26 18:39 编辑 --COUNT10 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CONT10 IS PORT(LD: IN STD_LOGIC; --置位信号(低电平有效) CLK: IN STD_LOGIC; --时钟脉冲 DATA: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --预置数 NUM: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); --计数结果 END ENTITY CONT10; ARCHITECTURE BHV OF CONT10 IS BEGIN PROCESS(CLK,LD) IS BEGIN IF(LD='1') THEN NUM<=DATA; ELSIF CLK'EVENT AND CLK='1' THEN IF NUM="1001" THEN --10 NUM<="0000"; ELSE NUM<=NUM+1; END IF; END IF; END PROCESS; END ARCHITECTURE BHV; 复制代码

2014-11-26 15:47:58 1 评论举报 jone_j 1 条评论 chenchu0910 2014-11-26 15:56 ELSIF CLK'EVENT AND CLK='1' THEN IF NUM="1010" THEN --10 NUM<="1010";是不是有点问题呢？在仔细看一下赞回复举报

答案对人有帮助，有参考价值 0 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter10 IS PORT ( clk,RST : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT : OUT STD_LOGIC); END; ARCHITECTURE DACC OF counter10 IS SIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN PROCESS(clk,RST) BEGIN IF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0'; ELSIF rising_edge(clk) THEN Q1<=Q1+1; COUT<= '0'; IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1'; END IF; END IF; END PROCESS; DOUT<=Q1 ; END; 复制代码

2014-11-26 15:59:38 评论举报小萃米

答案对人有帮助，有参考价值 0 jone_j 发表于 2014-11-26 15:47 恩恩，是我的失误了，打得太快了，“1010”改为“1001”。谢谢提醒

2014-11-26 18:38:10 评论举报 jone_j

答案对人有帮助，有参考价值 0 本帖最后由 camp 于 2014-11-27 09:01 编辑看大家那么起兴趣，我也贴一个计数器应用 //************************************** // counter module //************************************ module uut1( input rst_i, input clock, input count_en, output [3:0] counter, output carry ); parameter TIME = 10; reg [3:0] base_cnt; wire cnt_end; always @(posedge clock) if(rst_i==1) base_cnt <= 4'd0; else if(cnt_end==1) base_cnt <= 4'd0; else if(count_en==1) base_cnt <= base_cnt + 4'd1; assign cnt_end = (base_cnt==TIME-1)?1'b1 : 1'b0; // output assign carry = cnt_end; assign counter = base_cnt; endmodule //************************************ // application //************************************** wire [3:0] counter_1,counter_2; wire count_en_1,count_en_2; wire carry_1,carry_2; assign count_en_1 = 1; // synchronous system clock assign count_en_2 = carry_1; //carry in uut1 u1( . rst_i(rst_i), . clock(clock), . count_en(count_en_1), . counter(counter_1), . carry(carry_1) ); uut1 u2( . rst_i(rst_i), . clock(clock), . count_en(count_en_2), . counter(counter_2), . carry(carry_2) ); ... 复制代码

2014-11-27 08:57:35 评论举报 camp

答案对人有帮助，有参考价值 0 camp 发表于 2014-11-27 08:57 看大家那么起兴趣，我也贴一个计数器应用 21行和23行有错~！

2014-11-27 16:11:32 评论举报我是棋手

答案对人有帮助，有参考价值 0 //用D触发器做的，没仿真，10进制计数 //想要交一些学FPGA的朋友，我刚学 module decicnt2( input wire clk, input wire clr, output reg [3:0]q, output wire cf ); wire [3:0]d; assign d[3] = (q[2]&q[1]&q[0]) \| (q[3]&~q[0]); assign d[2] = (q[2]&~q[0]) \| (q[2]&~q[1]) \| (~q[2]&q[1]&q[0]); assign d[1] = (~q[3] & ~q[1]&q[0]) \| (q[1]&~q[0]); assign d[0] = ~q[0]; assign cf = q[3]&q[0]; always @ (posedge clk or posedge clr) begin if(clr == 1) q <= 0; else q <= d; end endmodule 复制代码

2014-11-27 20:55:45 评论举报 h1654155757.3649

//38译码1
module decode(
input wire [2:0]a,
output wire [7:0]y
);
assign y[0] = ~a[2] & ~a[1] & ~a[0];
assign y[1] = ~a[2] & ~a[1] & a[0];
assign y[2] = ~a[2] & a[1] & ~a[0];
assign y[3] = ~a[2] & a[1] & a[0];
assign y[4] = a[2] & ~a[1] & ~a[0];
assign y[5] = a[2] & ~a[1] & a[0];
assign y[6] = a[2] & a[1] & ~a[0];
assign y[7] = a[2] & a[1] & a[0];
endmodule

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2014-11-27 20:57:14 1 评论

h1654155757.3649

1 条评论

chenchu0910
2014-11-28 10:56
省时钟，但是代码给别人读的时候还是要加注释的更好，那样，别人会愿意读下去。加油

赞回复举报

答案对人有帮助，有参考价值 0 //for循环实现 module decode38v2( input wire [2:0]xin, output reg [7:0]yout ); integer i; always @ * begin for(i = 0; i < 8; i = i + 1) begin if(xin == i) yout[i] = 1; else yout[i] = 0; end end endmodule 复制代码

2014-11-27 21:03:46 1 评论举报 h1654155757.3649 1 条评论 lilong135984 2014-12-7 17:59 要综合的话尽量不要用for循环赞回复举报

刚学FPGA不久，我也贴一个

module decode138(G,IN,OUT);
input[2:0] G,IN;
output[7:0] OUT;
reg[7:0] OUT;
always@(G or IN or OUT)
if(G==3'b100)
case(IN)
3'b000: OUT <= 8'b11111110;
3'b001: OUT <= 8'b11111101;
3'b010: OUT <= 8'b11111011;
3'b011: OUT <= 8'b11110111;
3'b100: OUT <= 8'b11101111;
3'b101: OUT <= 8'b11011111;
3'b110: OUT <= 8'b10111111;
3'b111: OUT <= 8'b01111111;
endcase
else
OUT<=8'b11111111;
endmodule

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2014-11-27 21:22:54 1 评论

天使的名字就是

1 条评论

chenchu0910
2014-11-28 10:50
输入信号G用一位就可以了，多了反而易会出现else情况，除法你G信号还有其他用处在电路中。

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答案对人有帮助，有参考价值 0 天使的名字就是发表于 2014-11-27 21:22 刚学FPGA不久，我也贴一个嗯嗯，谢谢您的指点！

2014-11-29 22:32:42 评论举报天使的名字就是

答案对人有帮助，有参考价值 0 提示: 作者被禁止或删除内容自动屏蔽

2014-12-1 23:03:30 2 评论举报头像被屏蔽 2 条评论 chenchu0910 2014-12-2 10:51 你连续的2个if和else语法处报错，可以加begin和end，也可以改一下赞回复举报 chenchu0910 2014-12-2 10:52 你有没有看过你自己贴上来的代码？乱码一堆。。。。。全在一行里了赞回复举报

答案对人有帮助，有参考价值 0 提示: 作者被禁止或删除内容自动屏蔽

2014-12-2 11:25:27 评论举报头像被屏蔽

答案对人有帮助，有参考价值 0 我是棋手发表于 2014-11-27 16:11 21行和23行有错~！标点符号不对？语法错误？

2014-12-2 17:44:01 评论举报 camp

答案对人有帮助，有参考价值 0 3-8译码器 module coder_38(in, out); input [2:0] in; output [7:0] out; reg [7:0] out; always @(in) begin case(in) 3'd0 : out=8'b11111110; 3'd1 : out=8'b11111101; 3'd2 : out=8'b11111011; 3'd3 : out=8'b11110111; 3'd4 : out=8'b11101111; 3'd5 : out=8'b11011111; 3'd6 : out=8'b10111111; 3'd7 : out=8'b01111111; endcase end endmodule 复制代码

2014-12-2 20:08:09 评论举报王珏

答案对人有帮助，有参考价值 0 module DecimalCounter(clk, rst_n, en, cnt); input clk, rst_n, en; output cnt; reg [3:0] cnt; always @(posedge clk or negedge rst_n) if(!rst_n) cnt <= 4'd0; else if(en) begin if(cnt==4'd10) cnt <= 4'd0; else cnt <= cnt + 1'b1; end endmodule

2014-12-25 11:05:56 评论举报陆伟

答案对人有帮助，有参考价值 0 module 38Decoder(en, din, dout); input clk, rst_n; input [2:0] din; output [7:0] dout; reg [7:0] dout; always @(clk or en) if(en) case(din) 3'b000: dout <= 8'b11111110; 3'b001: dout <= 8'b11111101; 3'b010: dout <= 8'b11111011; 3'b011: dout <= 8'b11110111; 3'b100: dout <= 8'b11101111; 3'b101: dout <= 8'b11011111; 3'b110: dout <= 8'b10111111; 3'b111: dout <= 8'b01111111; endcase else dout <= 8'b11111111; endmodule

2014-12-25 12:00:13 评论举报陆伟

答案对人有帮助，有参考价值 0 小萃米发表于 2014-11-26 15:59 我一般都是先用if 判断是否溢出然后再赋值自增感觉还是我的比较清楚一些

2014-12-25 14:05:30 评论举报韩凯

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