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【FPGA每周一练】FPGA的HDL建模第一周

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问答对人有帮助，内容完整，我也想知道答案 0 【FPGA每周一练】FPGA的HDL建模第一练本次电子发烧友论坛邀请@chenchu0910 ，来和大家一起练习FPGA的HDL建模。课程简介：这一版的论坛笔记只适合入门者，因为这论坛笔记按着由浅入深编辑的，只适合做入门引子。建议初学者者先从一些权威的参考书去了解“什么是Verlilog HDL 语言”，同时在跟着我们的论坛笔记进行练习，以达到快速理解的目的。FPGA 宛一堆乐高积和Verilog HDL 是自己的手（工具），自己可以随心所愿的要怎么拆就怎么拆。课程分类：一、基础电路设计；二、典型常用电路设计；三、综合运用电路设计。首先，我们练习基础电路。因为大规模设计就是由像触发器、锁存器、多路选择器、解码器、编码器、饱和/非饱和计数器、FSM等常用基本电路组成。也就是说电路设计，你写到这要的单元就可以啦。在复杂的电路也是由他们构成。所以基础电路是根本，一点要练熟基础。本周课题： 1、设计一个全加器。 2、四选一的多路选择器。是不是觉得很简单，一蹴而就？答案下周三更新。（您可以随时在网上搜索,但不建议将与他人讨论） PS：每周我们将在回答的用户中由嘉宾抽取一位幸运用户进行积分奖励！ 9
2014-11-19 16:54:25　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 Elecfans管家相关推荐 • FPGA每周一练火热上线，带你一点一滴学习FPGA 7021 • 【FPGA每周一练】FPGA的HDL建模第三周 12272 • 【FPGA每周一练汇总帖】FPGA的HDL建模持续更新 9202 • 【FPGA每周一练】FPGA的HDL建模第二周 6346 • 关于Pads的每日一练，你有什么想问的吗？ 9477 • LabVIEW每日一练汇总贴（1.20更新）（已颁奖） 83022 • 每日一练 3644 • 每日一练无法回复，看不到答案 4127 • FPGA版块每周十问，更多礼品等你来拿！ 3128 • 基于FPGA的LED亮灭“伪随机”控制系统，有人会吗 2384 24个回答

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2014-11-19 17:08:00 评论

答案对人有帮助，有参考价值 0 首先是半加器 module h( input a,b,cin, output sum,out); assign sum=a^b^cin; assign out=a&b+b&cin+a&cin; endmodule 然后是顶层例化 module ADD (a,b,cin,sum,out); parameter SIZE=4; input[SIZE:1] a,b; output[SIZE:1]sum; input cin; output out; wire [SIZE:1] temp; h add1(.a(a[1]),.b(b[1]),.cin(cin), .sum(sum[1]),.out(temp[1]) ), add2(.a(a[2]),.b(b[2]),.cin(temp[1]), .sum(sum[2]),.out(temp[2]) ), add3(.a(a[3]),.b(b[3]),.cin(temp[2]), .sum(sum[3]),.out(temp[3]) ), add4(a[4],b[4],temp[3],sum[4],out); endmodule 复制代码

2014-11-19 18:51:18 评论举报我是棋手

答案对人有帮助，有参考价值 0 有空把选择器补上

2014-11-19 19:20:47 评论举报我是棋手

答案对人有帮助，有参考价值 0 选择器 module MUX4( input in0,in1,in2,in3,sel, output reg out); always @* begin case(sel) 0: out=in0; 1: out=in1; 2: out=in2; 3: out=in3; default : out=1'b0; endcase end endmodule 复制代码

2014-11-19 21:13:52 评论举报我是棋手

答案对人有帮助，有参考价值 0 全加器顶层文件 library ieee; use ieee.std_logic_1164.all; entity f_adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end f_adder; architecture fd1 of f_adder is component h_adder port(a,b:in std_logic; c0,s0:out std_logic); end component; component or2a port(a,b:in std_logic; c:out std_logic); end component; signal d,e,f:std_logic; begin u1:h_adder port map (a=>ain,b=>bin,c0=>d,s0=>e); u2:h_adder port map (a=>e,b=>cin,c0=>f,s0=>sum); u3:or2a port map (a=>d,b=>f,c=>cout); end fd1; 复制代码半加器文件 library ieee; use ieee.std_logic_1164.all; entity h_adder is port(a,b:in std_logic; c0,s0:out std_logic); end h_adder; architecture fh1 of h_adder is begin s0<=not (a xor (not b)); c0<=a and b; end fh1; 或门 library ieee; use ieee.std_logic_1164.all; entity or2a is port(a,b:in std_logic; c:out std_logic); end or2a; architecture b of or2a is begin c<=a or b; end b; 复制代码

2014-11-19 23:51:50 评论举报小白报道

答案对人有帮助，有参考价值 0 verilog实现的四选一程序 module mux(a,b,c,d,s,o); input a,b,c,d; input [1:0] s; output o; reg o; always @(a or b or c or d or s) begin case(s) 2'b00:o=a; 2'b01:o=b; 2'b10:o=c; default:o=d; endcase end endmodule 复制代码

2014-11-20 16:22:59 评论举报小白报道

答案对人有帮助，有参考价值 0 这是一个好帖子。支持支持

2014-11-20 20:33:17 评论举报 camp

答案对人有帮助，有参考价值 0 3个74244并联如何编程，请各位大侠指点。

2014-11-21 08:48:21 评论举报 mlj270

答案对人有帮助，有参考价值 0 module quanjia( a,b,c,sum,count); input a; input b; input c; output sum; output count; wire s1,s2,s3; s1<=a^b; s2<=a&b; s3<=s1&c; assign sum<=s1^c; assign count<=s2\|s3; endmodule 复制代码

2014-11-21 10:35:01 评论举报王珏

答案对人有帮助，有参考价值 0 camp 发表于 2014-11-20 20:33 这是一个好帖子。支持支持哈哈高手现身啦指点几句呀！

2014-11-21 11:06:49 评论举报 Elecfans管家

四选一选择器

module xuanze(a,b,c,d,s1,s2,s3,dout);
input a,b,c,d,s1,s2;
output dout;
reg [1:0] s3;
reg dout;
always@(a,b,c,d,s3) begin
s3={s1,s2};
if(s3==0) dout<=a;
if(s3==1) dout<=b;
if(s3==2) dout<=c;
if(s3==0) dout<=d;
end
endmodule

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2014-11-21 15:44:00 评论

答案对人有帮助，有参考价值 1 module mux4 (out,in0,in1,in2,in3,in4,s0,s1); input in0,in1,in2,in3,in4,s0,s1; output out; assign out = s1 ? (s0?in3:in2) : (s0?in1:in0); endmodule 复制代码这是四选一数据选择器。

2014-11-23 22:03:30 评论举报薄迪

采用结构化的方式，先半加器，再全加器

module half_adder (a,b,sum,cout);
input a,b;
output sum,cout;
assign sun = a^b;
assign cout = a&b;
endmodule

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这是半加器

module full_adder (a,b,cin,sum,cout);
input a,b,cin;
output sum,cout;
wire [1:0]ha_sum , ha_cy;
half_adder U1 (.a(a), .b(b), .sum(ha_sum[1]), .cout(ha_cy[1]));
half_adder U2 (.a(ha_sum[1]), .b(cin), .sum(ha_sum[0]), .cout(ha_cy[0]));
assign sum = ha_sum[0];
assign cont = ha_cy[0] | ha_cy[1];
endmodule

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这是全加器

半加器

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2014-11-25 08:51:36 评论

module MUX(a,b,c,d,in,out);
input a,b,c,d;
input [1:0] in;
output reg out;
always @(*)
begin
case(in)
2'b00:out=a;
2'b01:out=b;
2'b10:out=c;
2'b11:out=d;
endcase
end
endmodule

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2014-11-25 09:51:25 评论

答案对人有帮助，有参考价值 0 跟着一起学习，应该会有很大收获。顺便想问问全加器有什么典型应用

2014-11-25 09:56:29 1 评论举报 sunedi561 1 条评论 chenchu0910 2014-11-26 16:08 http://bbs.elecfans.com/jishu_459771_1_1.html 赞回复举报

答案对人有帮助，有参考价值 0 想问一下写这个全加器和半加器是有什么用途。

2014-11-26 13:12:03 1 评论举报陈勇 1 条评论 chenchu0910 2014-11-26 16:08 http://bbs.elecfans.com/jishu_459771_1_1.html 赞回复举报

一位全加器

2. module full_adder(a,b,cin,sum,cout);
3. input a,b,cin;
4. output sum,cout;
5. assign sum <= a^b^c;
6. assign cout <= (a&b)|(a^b&c);
7. endmodule
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四选一的多路选择器
- module mux4(a,b,c,d,in,out);
- input a,b,c,d;
- input [1:0] in;
- output reg out;
- assign out = in[1]? (in[0]?d:c) : (in[0]?b:a);
- endmodule

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2014-11-26 15:27:48 评论

答案对人有帮助，有参考价值 0 //1 bit full adder; module fa1b ( input wire a, input wire b, input wire cfi, output wire sum, output wire cfo ); assign sum = a^b^cfi; assign cfo= (a&b)\|(a^b&cfi); endmodule //4 mux module mux4 ( input wire [3:0]din, input wire [1:0]s, output reg dout ); always @ * begin case(s) 0 : dout = din; ~~1: dout = din;~~ ~~2 : dout = din;~~ ~~3: dout = din;~~ ~~endcase~~ ~~end~~ ~~endmodule~~ 复制代码 ~~本菜鸟才玩FPGA，期望认识一些大牛，我用的Xilinx的不是Altera的。~~

2014-11-27 11:15:13 评论举报 h1654155757.3649

答案对人有帮助，有参考价值 0 顶起这个活动不错啊

2014-12-1 09:37:47 评论举报贾楠

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