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【FPGA每周一练】FPGA的HDL建模第三周

12289 Verilog HDL Verilog HDL Verilog HDL Verilog HDL

问答对人有帮助，内容完整，我也想知道答案 0 `【FPGA每周一练】FPGA的HDL建模第三周小编有话讲：各位用户朋友们，我们的每周一练在@chenchu0910 的付出与大家的支持下，已经迎来了第三周，看到有很多朋友一直在跟着练习，我们都感到很欣慰，希望电子发烧友以后能给大家提供更多的学习机会，也希望大家踊跃发言，我们愿与您携手共进，希望在这里能给您一片自由的学习与交流天地！上周问题答案如下：问题1：设计一个10进制计数器；源代码如下： module count(clk,rstn,en,dout); input clk,rstn,en; output reg [4:0] dout; always@(posedge clk or negedge rstn) if (!rstn) dout<=4'b0000; else if(en==1'b1) begin if(dout==4'b1010) dout<=4'b0000; else dout<=dout+1; end endmodule 复制代码波形图如下：问题2：设计3-8译码器。源代码如下： module decode(Ain,en,dout); input [2:0] Ain; input en; output reg [7:0] dout; always@(en or Ain) if(en==1'b1) case(Ain) 3'b000: dout <= 8'b11111110; 3'b001: dout <= 8'b11111101; 3'b010: dout <= 8'b11111011; 3'b011: dout <= 8'b11110111; 3'b100: dout <= 8'b11101111; 3'b101: dout <= 8'b11011111; 3'b110: dout <= 8'b10111111; 3'b111: dout <= 8'b01111111; endcase else dout<=8'b11111111; endmodule 复制代码波形图如下：以上便是第二周的答案，小伙伴们做对了吗？本周题目是：用Verilog HDL设计 1、8位循环移位寄存器 2、D触发器（上升沿触发）下周题目预告：各类触发器往期回顾：【FPGA每周一练】FPGA的HDL建模第一练【FPGA每周一练】FPGA的HDL建模第二周 ` 1
2014-12-3 16:33:02　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 Elecfans管家相关推荐 • FPGA每周一练火热上线，带你一点一滴学习FPGA 7029 • 【FPGA每周一练汇总帖】FPGA的HDL建模持续更新 9223 • 【FPGA每周一练】FPGA的HDL建模第一周 10259 • 【FPGA每周一练】FPGA的HDL建模第二周 6365 • 关于Pads的每日一练，你有什么想问的吗？ 9498 • LabVIEW每日一练汇总贴（1.20更新）（已颁奖） 83071 • 每日一练 3656 • FPGA版块每周十问，更多礼品等你来拿！ 3135 • 每日一练无法回复，看不到答案 4136 • 【每周一练】LabVIEW益智游戏 - 2048（公布源程序已结束） 31628 8个回答

我来写一个8位循环移位寄存器

module yiweijicun(in,out,clk,rst);
input [7:0] in;
input clk,rst,load;
output out;
reg out;
reg [7:0] temp;
always @(posedge clk)
begin
if (!rst)
out=0;
else begin
if(!load)
temp=in;
else begin
out=temp[7];
temp[7]=temp[6];
temp[6]=temp[5];
temp[5]=temp[4];
temp[4]=temp[3];
temp[3]=temp[2];
temp[2]=temp[1];
temp[1]=temp[0];
end
end
end

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2014-12-3 16:55:40 评论

答案对人有帮助，有参考价值 0 看看，学习一下

2014-12-3 20:19:28 评论举报 Oo时间小鱼oO

答案对人有帮助，有参考价值 1 //8位移位寄存器 module shift8bit( input wire clk, input wire clr, input wire datain, output reg [7:0]qout ); always @ (posedge clk or posedge clr) begin if(clr == 1) begin qout <= 0; end else begin qout[7] <= datain; qout[6:0] <= qout[7:1]; end end endmodule //D触发器 module DFF( input wire clk, input wire clr, input wire d, output reg q ); always @ (posedge clk or posedge clr) begin if(clr == 1) begin q <= 0; end else begin q <= d; end end endmodule 复制代码顺便谁能给个testbench的好教程？谢谢了！

2014-12-3 21:00:03 评论举报 h1654155757.3649

答案对人有帮助，有参考价值 0 学习了。。。谢谢

2014-12-5 14:57:46 评论举报谢晖

答案对人有帮助，有参考价值 0 楼主，你好！我刚接触FPGA，请问要参加你们的每周一练活动，需要安装什么软件呢？Xilinx的13.4版本可以吗？还需要其他的工具吗？

2014-12-6 08:54:38 1 评论举报 Peabago 1 条评论 chenchu0910 2014-12-6 20:44 新学的，建议多写写代码，用modelsim 进行功能仿真，在用ISE综合下载到开发板看看结果。赞回复举报

答案对人有帮助，有参考价值 0 module shiftreg(clk,rst,D,Dout); input D,clk,rst; output[7:0] Dout; reg[7:0] Dout; always @(posedge clk or negedge rst) begin if(~rst) Dout<=8'b00000000; else Dout<={Dout[6:0],D}; end endmodule 复制代码

2014-12-6 14:15:38 评论举报天使的名字就是

答案对人有帮助，有参考价值 0 哇，这么多FPGA高手啊

2014-12-9 21:08:13 评论举报 8051DPJ

答案对人有帮助，有参考价值 0 输入端没有预置数控制端与预制数，加上输出端没有进位信号，过于简单，没啥实用性。。。

2015-9-20 19:17:52 评论举报刘正

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