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【FPGA每周一练】第四周：用Verilog HDL设计

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问答对人有帮助，内容完整，我也想知道答案 0 先来回答上周的两个问题。问题1、 8位循环移位寄存器源代码 module shift ( input clk,rstn， output reg [7:0] dout ); /*************************************/ always@(posedge clk or negedge rstn) begin if(!rstn) dout[7:0]<=8'b00000001; else dout[7:0]<={dout[6:0],dout[7]}; end /************************************/ endmodule 复制代码* 对于这个题目，其实主要想让大家了解reg寄存器类型，还有就是练习位拼接符{}。一般的，我们在给模块复位、清零或置数等的时候，会使用异步操作。这样用有什么用呢？就是在复位、清零或置数等的时候是可以独立进行，不受时钟的约束。问题2、D触发器（上升沿触发）源代码如下：（参考） tiC"> module d ( input clk,clr,din, output q; ); reg din,q; /*************************************/ always@(posedge clk) if(clr) q<=0; else q<=din; /************************************/ endmodule 复制代码* 本周要开始练习时序器件了，那么什么是时序器件？一个时序器件（指触发器或锁存器）就是一个一位存储器。锁存器是电平敏感存储器件，触发器是沿触发存储器件。触发器也被称为寄存器，在程序中体现为对上升沿或下降沿的探测，Verilog 中采用如下方法表示： posedgeclk-------- 上升沿 negedgeclk-------- 下降沿本周题目是：用VerilogHDL设计 1、带同步置位、上升沿触发的触发器 2、带异步复位和时钟使能、上升沿触发的触发下周练习预告：分频器设计往期回顾：【FPGA每周一练】FPGA的HDL建模第三周【FPGA每周一练】FPGA的HDL建模第二周【FPGA每周一练】FPGA的HDL建模第一周 1
2014-12-11 13:42:37　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 Elecfans管家相关推荐 • 【FPGA每周一练】FPGA的HDL建模第三周 12272 • FPGA每周一练火热上线，带你一点一滴学习FPGA 7020 • 【FPGA每周一练汇总帖】FPGA的HDL建模持续更新 9202 • 【FPGA每周一练】FPGA的HDL建模第二周 6346 • 【FPGA每周一练】FPGA的HDL建模第一周 10242 • 关于Pads的每日一练，你有什么想问的吗？ 9477 • LabVIEW每日一练汇总贴（1.20更新）（已颁奖） 83022 • 每日一练 3644 • FPGA编程是用VHDL还是verilog HDL好用？谢谢了！ 2751 • 发烧友分享-FPGA学习五阶段 4374 8个回答

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module DFF(
clk,
d,
set_n,
rst_n,
q
);
input clk;
input d;
input set_n;
input rst_n;
output q;
reg q;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
q<= 1'b0;
else if(!set_n)
q<= 1'b1;
else
q<=d;
end
endmodule

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2014-12-11 15:12:32 评论

答案对人有帮助，有参考价值 0 加油啊~！最近没空来，但还是很希望持续更新

2014-12-12 20:50:37 评论举报我是棋手

//带异步复位和时钟使能、上升沿触发的触发器
module DFF_CK_EN (Data, Clk, Reset, En, Q);
input Data, Clk, Reset, En;
output Q;
parameter U_DLY = 1;
reg Q;
always @ (posedge Clk or negedge Reset)
if ( ~Reset)
Q <= 1'b0 ;
else if (En)
Q <= #U_DLY Data ;
endmodule

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2014-12-15 17:48:20 评论

//带同步置位、上升沿触发的触发器
module DFF_SYNC_PRE (Data, Clk, Preset, Q);
input Data, Clk, Preset;
output Q;
parameter U_DLY = 1;
reg Q;
always @ (posedge Clk )
if ( ~Preset)
Q <= #U_DLY 1'b1 ;
else
Q <= #U_DLY Data ;
endmodule

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2014-12-18 09:18:55 评论

答案对人有帮助，有参考价值 0 楼主您好！请问在Verilog钟两个串联的非门（做延时用的）被优化掉了怎么解决啊？可以指点一下吗？谢谢

2014-12-19 13:56:43 评论举报天使的名字就是

答案对人有帮助，有参考价值 0 三智发表于 2014-12-18 09:18 Q <= #U_DLY Data的 #U_DLY 用意是什么？

2014-12-24 08:58:57 评论举报成长中的原始人

答案对人有帮助，有参考价值 0 成长中的原始人发表于 2014-12-24 08:58 Q 固定单位延时。。。。。。。。。。。。。。。。。。。。。。。。。。

2014-12-24 16:39:39 评论举报三智

答案对人有帮助，有参考价值 0 怎么没有更新了，

2015-1-6 10:43:54 评论举报 zsz2008610

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